JPS61249140A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS61249140A JPS61249140A JP9137185A JP9137185A JPS61249140A JP S61249140 A JPS61249140 A JP S61249140A JP 9137185 A JP9137185 A JP 9137185A JP 9137185 A JP9137185 A JP 9137185A JP S61249140 A JPS61249140 A JP S61249140A
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- JP
- Japan
- Prior art keywords
- control
- register
- address
- memory
- field
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパイプライン制御方式等に用いるマイクロプロ
グラム制御装置に関する。
グラム制御装置に関する。
第２図を参照すると、情報処理装置に設けられる従来の
マイクロプログラム制御装置は、前段のステージからの
命令起動信号および／または制御メモリ２の出力の次ア
ドレスフィールドによシ決定されるアドレス情報を格納
する制御メモリアドレスレジスタｌと、制御メモリアド
レスレジスタｌの内容が読み出しアドレスとして与えら
れ複数のマイクロ命令からなるマイクロプログラムを格
納する制御メモリ２と、制御メモリ２から読し出される
マイクロ命令を格納する制御メモリ読み出しレジスタ３
と、制御メモリ読み出しレジスタ３の第２のフィールド
３ｂの内容を１ステ一ジ分（１マシンサイクル分）持ち
まわる制御メモリ持ちまわ〕レジスタ４と、制御メモリ
読み出しレジスタ３の第３のフィールド３Ｃの内容を直
接受は敗る制御デコーダアドレスレジスタ５と、制御デ
コーダアドレスレジスタ５の内容が読み出しアドレスと
して、与えられる制御デコーダ用メモリ５と、制御デコ
ーダ用メモリ６から読み出される制御情報を格納する制
御デコーダ読み出しレジスタ７と、ｍｌＪ 御テコーダ
読み出しレジスタフのＷ＆２のフィールド７ｂの内容を
１ステージ分持ちまわる制御デコーダ持ちまわりレジス
タ８とから構成される。
マイクロプログラム制御装置は、前段のステージからの
命令起動信号および／または制御メモリ２の出力の次ア
ドレスフィールドによシ決定されるアドレス情報を格納
する制御メモリアドレスレジスタｌと、制御メモリアド
レスレジスタｌの内容が読み出しアドレスとして与えら
れ複数のマイクロ命令からなるマイクロプログラムを格
納する制御メモリ２と、制御メモリ２から読し出される
マイクロ命令を格納する制御メモリ読み出しレジスタ３
と、制御メモリ読み出しレジスタ３の第２のフィールド
３ｂの内容を１ステ一ジ分（１マシンサイクル分）持ち
まわる制御メモリ持ちまわ〕レジスタ４と、制御メモリ
読み出しレジスタ３の第３のフィールド３Ｃの内容を直
接受は敗る制御デコーダアドレスレジスタ５と、制御デ
コーダアドレスレジスタ５の内容が読み出しアドレスと
して、与えられる制御デコーダ用メモリ５と、制御デコ
ーダ用メモリ６から読み出される制御情報を格納する制
御デコーダ読み出しレジスタ７と、ｍｌＪ 御テコーダ
読み出しレジスタフのＷ＆２のフィールド７ｂの内容を
１ステージ分持ちまわる制御デコーダ持ちまわりレジス
タ８とから構成される。
制御メモリ読み出しレジスタ３の第１のフィールド３ａ
の内容はＡステージに輌する各制御点を、制御メモリ持
ちまわシレジスタ４の内容はＢステージに属する各制御
点を、制御デコーダ読み出しレジスタ７の第１のフィー
ルド７ａの内容はＣステージに属する各制御点を、制御
デコーダ持ちまわ夛レジスタ８の内容はＤステージに属
する各制御点をそれぞれ制御する。
の内容はＡステージに輌する各制御点を、制御メモリ持
ちまわシレジスタ４の内容はＢステージに属する各制御
点を、制御デコーダ読み出しレジスタ７の第１のフィー
ルド７ａの内容はＣステージに属する各制御点を、制御
デコーダ持ちまわ夛レジスタ８の内容はＤステージに属
する各制御点をそれぞれ制御する。
このような従来構成では、制御デコーダ用メモリ６は制
御メモリ２０制御下にあるため次のような欠点がある。
御メモリ２０制御下にあるため次のような欠点がある。
例え汀、ラウンド（丸め）処理や事後正規化等の後処理
を行なう場合にはＣステージおよびＤステージだけの繰
返しが起こる。このような場合には、制御デコーダ用メ
モリ６の読み出シアドレスをレジスタ５に得るために、
フィールド３ａおよび３ｂが同じでフィールド３Ｃだけ
が異なるマイクロ命令を制御メモリ２内に繰返し数分だ
け記憶しなければならず、メモリ２の記憶容量の増大を
招くという欠点がある。
を行なう場合にはＣステージおよびＤステージだけの繰
返しが起こる。このような場合には、制御デコーダ用メ
モリ６の読み出シアドレスをレジスタ５に得るために、
フィールド３ａおよび３ｂが同じでフィールド３Ｃだけ
が異なるマイクロ命令を制御メモリ２内に繰返し数分だ
け記憶しなければならず、メモリ２の記憶容量の増大を
招くという欠点がある。
本発明の装置唸、複数のマイクロ命令からなるマイクロ
プログラムを記憶した第１の記憶手段と、蚊第１の記憶
手段から読み出される前記マイクロ命令を一時的に格納
する格納手段と、複数の制御情報を記憶した第２の記憶
手段と、前記格納手段に格納された前記マイクロ命令に
含まれるアドレスフィールドおよび前記第２の記憶手段
から読み出される前記制御に含まれる次アドレスフィー
ルドのうちの一方を前記マイクロ命令に含まれるアドレ
ス選択フィールドに基づいて読み出しアドレス情報とし
て前記第２の記憶手段に供給するアドレス供給手段とか
ら構成される。
プログラムを記憶した第１の記憶手段と、蚊第１の記憶
手段から読み出される前記マイクロ命令を一時的に格納
する格納手段と、複数の制御情報を記憶した第２の記憶
手段と、前記格納手段に格納された前記マイクロ命令に
含まれるアドレスフィールドおよび前記第２の記憶手段
から読み出される前記制御に含まれる次アドレスフィー
ルドのうちの一方を前記マイクロ命令に含まれるアドレ
ス選択フィールドに基づいて読み出しアドレス情報とし
て前記第２の記憶手段に供給するアドレス供給手段とか
ら構成される。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると１本発明の一実施例は、前段のステ
ージからの少なくとも１つの命令起動信号および１また
は制御メモリ２の出力の次アドレスフィールドによシ決
定されるアドレス情報を格納する制御メモリアドレスレ
ジスタＩト、制御ｉ１メモリアドレスレジスタ１の内容
が読み出しアドレスとして与えられ複数のマイクロ命令
からなるマイクロプログラムを格納する制御メモリ２と
、制御メモリ２から読み出されるマイクロ命令を格納す
る制御メモリ読み出しレジスタ３と、 ｎｕ御メモリ読
み出しレジスタ３の第２のフィールド３ｂの内容を１ス
テージ分持ちまわる制御メモリ持ちまわ）レジスタ４と
、制御メモリ読み出しレジスタ３の第３のフィールド３
Ｃの内容および制御デコーダ用メモリ６から出力される
制御情報のうちの次アドレスフィールドのうちの一方を
制御メモリ読み出しレジスタの第４のフィールド３ｃの
内容によシ選択格納する制御デコーダアドレスレジスタ
９と、制御デコーダアドレスレジスタ９の内容が読み出
しアドレスとして与えられる制御デコーダ用メモリ６と
、制御デコーダ用メモリ６からの制御情報を格納する制
御デコーダ読み出しレジスタ７と％制御デコーダ読み出
しレジスタ７の第２のフィールド７ｂの内容を１ステー
ジ分持ちまわる制御デコーダ持ちまわシレジスタ８とか
ら構成される。
ージからの少なくとも１つの命令起動信号および１また
は制御メモリ２の出力の次アドレスフィールドによシ決
定されるアドレス情報を格納する制御メモリアドレスレ
ジスタＩト、制御ｉ１メモリアドレスレジスタ１の内容
が読み出しアドレスとして与えられ複数のマイクロ命令
からなるマイクロプログラムを格納する制御メモリ２と
、制御メモリ２から読み出されるマイクロ命令を格納す
る制御メモリ読み出しレジスタ３と、 ｎｕ御メモリ読
み出しレジスタ３の第２のフィールド３ｂの内容を１ス
テージ分持ちまわる制御メモリ持ちまわ）レジスタ４と
、制御メモリ読み出しレジスタ３の第３のフィールド３
Ｃの内容および制御デコーダ用メモリ６から出力される
制御情報のうちの次アドレスフィールドのうちの一方を
制御メモリ読み出しレジスタの第４のフィールド３ｃの
内容によシ選択格納する制御デコーダアドレスレジスタ
９と、制御デコーダアドレスレジスタ９の内容が読み出
しアドレスとして与えられる制御デコーダ用メモリ６と
、制御デコーダ用メモリ６からの制御情報を格納する制
御デコーダ読み出しレジスタ７と％制御デコーダ読み出
しレジスタ７の第２のフィールド７ｂの内容を１ステー
ジ分持ちまわる制御デコーダ持ちまわシレジスタ８とか
ら構成される。
制御メそり読み出しレジスタ３の第１のフィールド３ａ
の円荏はＡステージに属する各制御点を、制御メモリ持
ちまわシレジスタ４の内容はＢステージに属する各制御
点を、制御デコーダ読み出しレジスタ７の第１のフィー
ルド７ａの内容はＣステージに輌する各制御点を、制御
デコーダ持ちまわルレジスタ８の内容はＤステージに属
する各Ｉ制御点をそれぞれ制御する。本実施例において
は、制御メそり読み出しレジスタ３の＃＆４のフィール
）”３ｄ（１ビツト）が１０１のとき、制御デコーダ用
メモリ６のが出力している制御情報のうちの次アドレス
フィールドの内容が制御デコーダアドレスレジスタ９に
格納され、第４のフィールド３ｄが１１１のとき、制御
メモリ読み出しレジスタ３の第３のフィールド３Ｃの内
容が制御デコーダアドレスレジスタ９に格納される。こ
の結果、制御デコーダ用メモリ６は制御メモリ２の単な
るデコーダとしても動作するし、自分自身で動く制御メ
モリのようにも動作することができる。
の円荏はＡステージに属する各制御点を、制御メモリ持
ちまわシレジスタ４の内容はＢステージに属する各制御
点を、制御デコーダ読み出しレジスタ７の第１のフィー
ルド７ａの内容はＣステージに輌する各制御点を、制御
デコーダ持ちまわルレジスタ８の内容はＤステージに属
する各Ｉ制御点をそれぞれ制御する。本実施例において
は、制御メそり読み出しレジスタ３の＃＆４のフィール
）”３ｄ（１ビツト）が１０１のとき、制御デコーダ用
メモリ６のが出力している制御情報のうちの次アドレス
フィールドの内容が制御デコーダアドレスレジスタ９に
格納され、第４のフィールド３ｄが１１１のとき、制御
メモリ読み出しレジスタ３の第３のフィールド３Ｃの内
容が制御デコーダアドレスレジスタ９に格納される。こ
の結果、制御デコーダ用メモリ６は制御メモリ２の単な
るデコーダとしても動作するし、自分自身で動く制御メ
モリのようにも動作することができる。
次にＣステージおよびＤステージだけの繰返し処理が起
った場合の動作を説明する。まず、マシンサイクルＴ１
で、アドレスレジスタ１内のアドレス情報によシメモリ
２からフィールド３ｄが０１１のマイクロ命令人が読み
出されてレジスタ３に格納され、このマイクロ命令人の
フィールド３ａの内容に基づいてＡステージの処理が実
行される。
った場合の動作を説明する。まず、マシンサイクルＴ１
で、アドレスレジスタ１内のアドレス情報によシメモリ
２からフィールド３ｄが０１１のマイクロ命令人が読み
出されてレジスタ３に格納され、このマイクロ命令人の
フィールド３ａの内容に基づいてＡステージの処理が実
行される。
次に、マシンサイクルＴ２で、レジスタ３内のマイクロ
命令Ａのフィールド３ｂの内容がレジスタ４に格納され
、このレジスタ４の内容に基づいてＢステージの処理が
実行されるとともに、フィールド３ｄの内容に基づいて
マイクロ命令Ａのフィールド３Ｃの内容がアドレスレジ
スタ９に選択格納され、このレジスタ９の内容をアドレ
スとしてメモリ６から制御情報ａがレジスタ７に読み出
され、このレジスタ７のフィールド７ａの内容に基づい
てＣステージの処理が実行される。このとき、アドレス
レジスタ１の内容が更新されメモリ２からフィールド３
ｄが１０１の次のマイクロ命令Ｂが読み出されてレジス
タ３に格納される。さらに、次のマシンサイクルＴ３で
、レジスタ７内のフィールド７ｂの内容がレジスタ８に
格納され、このレジスタ８の内容に基づいてＤステージ
の処理が実行されるとともに、レジスタ３内のマイクロ
命令Ｂのフィールド３ｄの内容に基づいてメモリ６から
の制御情報ａＫ含まれる次アドレスフィールドの内容が
アドレスレジスタ９に選択格納され、このレジスタ９の
内容をアドレスとしてメモリ６から次の制御情報すがレ
ジスタ７に読み出され、このレジスタ７のフィールド７
ａの内容に基づいてＣステージの処理が実行される。こ
のとき、アドレスレジスタ１の内容は更新されないよう
にする。
命令Ａのフィールド３ｂの内容がレジスタ４に格納され
、このレジスタ４の内容に基づいてＢステージの処理が
実行されるとともに、フィールド３ｄの内容に基づいて
マイクロ命令Ａのフィールド３Ｃの内容がアドレスレジ
スタ９に選択格納され、このレジスタ９の内容をアドレ
スとしてメモリ６から制御情報ａがレジスタ７に読み出
され、このレジスタ７のフィールド７ａの内容に基づい
てＣステージの処理が実行される。このとき、アドレス
レジスタ１の内容が更新されメモリ２からフィールド３
ｄが１０１の次のマイクロ命令Ｂが読み出されてレジス
タ３に格納される。さらに、次のマシンサイクルＴ３で
、レジスタ７内のフィールド７ｂの内容がレジスタ８に
格納され、このレジスタ８の内容に基づいてＤステージ
の処理が実行されるとともに、レジスタ３内のマイクロ
命令Ｂのフィールド３ｄの内容に基づいてメモリ６から
の制御情報ａＫ含まれる次アドレスフィールドの内容が
アドレスレジスタ９に選択格納され、このレジスタ９の
内容をアドレスとしてメモリ６から次の制御情報すがレ
ジスタ７に読み出され、このレジスタ７のフィールド７
ａの内容に基づいてＣステージの処理が実行される。こ
のとき、アドレスレジスタ１の内容は更新されないよう
にする。
次のマシンサイクルＴ４では、レジスタ３の内容が更新
されていないのでフィールド３ｄの内容は１０１・であ
る。この結果、レジスタ９には制御情報すの次アドレス
フィールドの内容が格納され、この次アドレスフィール
ドの内容をアドレスとして制御情報Ｃがレジスタ７に読
み出される。このようにして、アドレスレジスタ１を更
新せずにＣステージおよびＤステージの処理（メモリ６
内の制御情報に基づく処理）を必要回数繰返したあとア
ドレスレジスタｌが更新され次のマイクロ命令Ｃの処理
が行なわれる。
されていないのでフィールド３ｄの内容は１０１・であ
る。この結果、レジスタ９には制御情報すの次アドレス
フィールドの内容が格納され、この次アドレスフィール
ドの内容をアドレスとして制御情報Ｃがレジスタ７に読
み出される。このようにして、アドレスレジスタ１を更
新せずにＣステージおよびＤステージの処理（メモリ６
内の制御情報に基づく処理）を必要回数繰返したあとア
ドレスレジスタｌが更新され次のマイクロ命令Ｃの処理
が行なわれる。
すなわち、本実施例では、ＣステージおよびＤステージ
だけの繰返し処理が、制御メモリ２からのマイクロ命令
の読み出しを行なわずに実行できるためマイクロ命令の
ステップ数を低減でき、この結果、メモリ２の記憶容量
を低減できる。
だけの繰返し処理が、制御メモリ２からのマイクロ命令
の読み出しを行なわずに実行できるためマイクロ命令の
ステップ数を低減でき、この結果、メモリ２の記憶容量
を低減できる。
以上、本発明には、マイクロ命令のステップ数を低減で
きるため制御メモリの低記憶容量化を達成できるという
効果がある。
きるため制御メモリの低記憶容量化を達成できるという
効果がある。
第１図は本発明の一実施例を示すブロック図および第２
図は従来の装置を示すブロック図である。 図において、１・・・・・・制御メモリアドレスレジス
タ、２・・・・・・制御メモリ、３・・・・・・制御メ
モリ読み出しレジスタ、４・・・・・・制御メモリ持ち
まわシレジスタ、５，９・・・・・・制御デコーダアド
レスレジスタ、６・・・・・・制御デコーダ用メモリ、
７・・・・・・制御デコーダ読み出しレジスタ、８・・
・・・・制御デコーダ持ちま婚１図 第２図
図は従来の装置を示すブロック図である。 図において、１・・・・・・制御メモリアドレスレジス
タ、２・・・・・・制御メモリ、３・・・・・・制御メ
モリ読み出しレジスタ、４・・・・・・制御メモリ持ち
まわシレジスタ、５，９・・・・・・制御デコーダアド
レスレジスタ、６・・・・・・制御デコーダ用メモリ、
７・・・・・・制御デコーダ読み出しレジスタ、８・・
・・・・制御デコーダ持ちま婚１図 第２図
Claims (1)
- 【特許請求の範囲】 複数のマイクロ命令からなるマイクロプログラムを記憶
した第１の記憶手段と、 該第１の記憶手段から読み出される前記マイクロ命令を
一時的に格納する格納手段と、 複数の制御情報を記憶した第２の記憶手段と、前記格納
手段に格納された前記マイクロ命令に含まれるアドレス
フィールドおよび前記第２の記憶手段から読み出される
前記制御情報に含まれる次アドレスフィールドのうちの
一方を前記マイクロ命令に含まれるアドレス選択フィー
ルドに基づいて読出しアドレス情報として前記第２の記
憶手段に供給するアドレス供給手段とから構成したこと
を特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9137185A JPS61249140A (ja) | 1985-04-26 | 1985-04-26 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9137185A JPS61249140A (ja) | 1985-04-26 | 1985-04-26 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61249140A true JPS61249140A (ja) | 1986-11-06 |
Family
ID=14024516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9137185A Pending JPS61249140A (ja) | 1985-04-26 | 1985-04-26 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61249140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482129A (en) * | 1987-09-24 | 1989-03-28 | Shikoku Nippon Denki Software | Generating system for microprogram bit pattern |
-
1985
- 1985-04-26 JP JP9137185A patent/JPS61249140A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482129A (en) * | 1987-09-24 | 1989-03-28 | Shikoku Nippon Denki Software | Generating system for microprogram bit pattern |
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