JPS6111882A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6111882A JPS6111882A JP13170984A JP13170984A JPS6111882A JP S6111882 A JPS6111882 A JP S6111882A JP 13170984 A JP13170984 A JP 13170984A JP 13170984 A JP13170984 A JP 13170984A JP S6111882 A JPS6111882 A JP S6111882A
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- Japan
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- instruction
- register
- scalar
- vector
- processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に係り、特にスカラ処理装置と
、ベクトル処理装置とを備え、画処理装置が互いに独立
に演算処理を行うように構成された情報処理装置におい
て、該ベクトル処理装置がベクトル総和命令等を実行し
て、該スカラ処理装置のレジスタに書き込む為の制御手
段に関する。
、ベクトル処理装置とを備え、画処理装置が互いに独立
に演算処理を行うように構成された情報処理装置におい
て、該ベクトル処理装置がベクトル総和命令等を実行し
て、該スカラ処理装置のレジスタに書き込む為の制御手
段に関する。
一般に、ベクトル演算処理を実行するような情報処理装
置においては、ベクトル演算処理のみでなく、スカラ演
算処理も合わせて行うことができるように構成すること
が必要となる。
置においては、ベクトル演算処理のみでなく、スカラ演
算処理も合わせて行うことができるように構成すること
が必要となる。
この場合、上記ベクトル演算処理と、スカラ演算処理と
は、一般に互いに独立して実行することができる為、ス
カラ処理装置と、ベクトル処理装置とは並列処理が行え
るように構成される。
は、一般に互いに独立して実行することができる為、ス
カラ処理装置と、ベクトル処理装置とは並列処理が行え
るように構成される。
然して、上記ベクトル処理装置において、例えばベクト
ル総和命令を実行し、該実行結果をスカラ処理装置のレ
ジスタに書き込む必要がある時、上記２つの処理装置は
互いに独立に動作している為、該スカラ処理装置のレジ
スタへの書き込みを行うシーケンスを作り出すことが困
難であり、効果的な書き′込み方式が待たれていた。
ル総和命令を実行し、該実行結果をスカラ処理装置のレ
ジスタに書き込む必要がある時、上記２つの処理装置は
互いに独立に動作している為、該スカラ処理装置のレジ
スタへの書き込みを行うシーケンスを作り出すことが困
難であり、効果的な書き′込み方式が待たれていた。
ベクトル演算処理を実行する情報処理装置の、従来技術
をを第２・図に示す。
をを第２・図に示す。
第２図において、１はメモリ、２はスカラ処理装置、２
０はスカラ命令処理パイプライン、２１は汎用レジスタ
（ＧＲ）／浮動小数点レジスタ（ＦＲ）、 ２２はスカ
ラ演算器″、３はベクトル処理装置、３０はベクトル演
算器、３１はベクトル演算処理（ＶＲ）、 ３２はベク
トル演算パイプライン、そして２ａ〜２ｅはスカラ命令
処理パイプラインにおける命令ステージレジスタで・あ
る。
０はスカラ命令処理パイプライン、２１は汎用レジスタ
（ＧＲ）／浮動小数点レジスタ（ＦＲ）、 ２２はスカ
ラ演算器″、３はベクトル処理装置、３０はベクトル演
算器、３１はベクトル演算処理（ＶＲ）、 ３２はベク
トル演算パイプライン、そして２ａ〜２ｅはスカラ命令
処理パイプラインにおける命令ステージレジスタで・あ
る。
今、メモリ１より、一連の命令が命令フェッチレジスタ
２ａにセットされると、次のステ〜、ジであるデコード
レジスタ２ｂが空いている時、１演算サイクル後に、該
デコードレジスタ２ｂに移され該命令のデコードが行わ
れる。
２ａにセットされると、次のステ〜、ジであるデコード
レジスタ２ｂが空いている時、１演算サイクル後に、該
デコードレジスタ２ｂに移され該命令のデコードが行わ
れる。
以下同じようにして、１？の命令に着目すると、演算サ
イクル毎に、フェッチ→デコード時オペランドフェッチ
→演算→レジスタ書き込みの順序で、次々に一連の命令
が処理されていく。
イクル毎に、フェッチ→デコード時オペランドフェッチ
→演算→レジスタ書き込みの順序で、次々に一連の命令
が処理されていく。
該一連の命令の中に、ベクトル命令が入っていると、デ
コードステージにおいて、デコードレジスタ２ｂの内容
が、デコーダ（ＤｌｌＩＣ） ２ｂＯでデコードされる
ことにより判定され、ベクトル命令処理パイプライン３
０が起動されると共に、スカラ命令処理パイプライン２
０においても、当該ベクトル命令は、下位のステージレ
ジスタ（２ｃ〜２ｅ）に移っていくが、スカラ命令処理
パイプライン２０での処理は行われないように制御され
、ベクトル命令処理パイプライン３０において、該ベク
トル命令の処理が実行される。
コードステージにおいて、デコードレジスタ２ｂの内容
が、デコーダ（ＤｌｌＩＣ） ２ｂＯでデコードされる
ことにより判定され、ベクトル命令処理パイプライン３
０が起動されると共に、スカラ命令処理パイプライン２
０においても、当該ベクトル命令は、下位のステージレ
ジスタ（２ｃ〜２ｅ）に移っていくが、スカラ命令処理
パイプライン２０での処理は行われないように制御され
、ベクトル命令処理パイプライン３０において、該ベク
トル命令の処理が実行される。
若し、該ベクトル命令が、ベクトル総和命令（ＶＳＭ）
であると、デコーダ（ＤＥＣ） ２ｂＯにおいて、該命
令であることを検出した時点において、ベクトル総和命
令ラッチ２ｂｌがセントされる。
であると、デコーダ（ＤＥＣ） ２ｂＯにおいて、該命
令であることを検出した時点において、ベクトル総和命
令ラッチ２ｂｌがセントされる。
そして、次のスカラ命令がデコードレジスタ２ｂに入力
された時、アンド回路２ｂ２において論理積がとれ、該
スカラ命令をデコードレジスタ２ｂからオペランドフェ
ッチレジスタ２ｃに移すことを閉塞するように制御され
、スカラ命令の実行を停止するように機能する。
された時、アンド回路２ｂ２において論理積がとれ、該
スカラ命令をデコードレジスタ２ｂからオペランドフェ
ッチレジスタ２ｃに移すことを閉塞するように制御され
、スカラ命令の実行を停止するように機能する。
上記ベクトル総和命令（ＶＳＭ）の実行が、ベクトル命
令処理パイプライン３０において完了すると、該命令の
完了情報〔汎用レジスタ（ＧＲ） ／浮動小数点レジス
タ（ＦＲ）への書き込み先レジスタ指定（ＲＥＧ）、書
き込み要求（ＷＲＱ）等〕が、ベクトル命令処理パイプ
ライン３０からスカラ処理装置２内のセレクタ（ＳＥＬ
）２１１に送出され、該セレクタ（ＳＥＬ）２１１を制
御して、ベクトル演算器３２の出力データ（総和結果）
を汎用レジスタ（ＧＲ）／浮動小数点レジスタ（ＦＲ）
２１に書き込むと共に、上記ベクトル総和命令ラッチ２
ｂｌをリセットすることにより、上記スカラ命令〔例え
ば、加算命令（Ａ）〕の“待ち合わせ”を解除し、後続
するスカラ命令の処理を始めることができる。
令処理パイプライン３０において完了すると、該命令の
完了情報〔汎用レジスタ（ＧＲ） ／浮動小数点レジス
タ（ＦＲ）への書き込み先レジスタ指定（ＲＥＧ）、書
き込み要求（ＷＲＱ）等〕が、ベクトル命令処理パイプ
ライン３０からスカラ処理装置２内のセレクタ（ＳＥＬ
）２１１に送出され、該セレクタ（ＳＥＬ）２１１を制
御して、ベクトル演算器３２の出力データ（総和結果）
を汎用レジスタ（ＧＲ）／浮動小数点レジスタ（ＦＲ）
２１に書き込むと共に、上記ベクトル総和命令ラッチ２
ｂｌをリセットすることにより、上記スカラ命令〔例え
ば、加算命令（Ａ）〕の“待ち合わせ”を解除し、後続
するスカラ命令の処理を始めることができる。
上記の従来技術による、ベクトル演算処理を行う情報処
理装置における一連の動作をタイムチャートで示すと、
第３図の通りとなる。
理装置における一連の動作をタイムチャートで示すと、
第３図の通りとなる。
本図において、（イ）はスカラ命令処理パイプラインの
動作を示し、（ロ）はベクトル命令処理パイ、プライン
の動作（開始時点：Ｓ、終了時点二Ｅ）を示している゛
。
動作を示し、（ロ）はベクトル命令処理パイ、プライン
の動作（開始時点：Ｓ、終了時点二Ｅ）を示している゛
。
そして、ＶＳＭはベクトル総和命令を示し、Ａは加算命
令を示している。又、横軸は時間（クロック）を示し、
縦軸は各パイプラインの処理ステージを示している。
令を示している。又、横軸は時間（クロック）を示し、
縦軸は各パイプラインの処理ステージを示している。
本図から明らかなように、従来方式においてベクトル演
算処理（ＶＳＭ）を実行すると、続くスカラ命令Ｃ例え
ば、加算命令（Ａ）〕は、上記ベクトル総和命令（ＶＳ
Ｍ）のベクトル命令処理パイプライン３０での処理が完
了する（即ち、Ｅ時点）迄、スカラ命令処理パイプライ
ン２０のデコードステージ（２ｂ）において“待ち合わ
せ”の状態となり、当該情報処理装置の処理能力を著し
く低下させる問題があった。
算処理（ＶＳＭ）を実行すると、続くスカラ命令Ｃ例え
ば、加算命令（Ａ）〕は、上記ベクトル総和命令（ＶＳ
Ｍ）のベクトル命令処理パイプライン３０での処理が完
了する（即ち、Ｅ時点）迄、スカラ命令処理パイプライ
ン２０のデコードステージ（２ｂ）において“待ち合わ
せ”の状態となり、当該情報処理装置の処理能力を著し
く低下させる問題があった。
本発明は上記従来の欠点に鑑み、ベクトル処理装置３か
らスカラ処理装置２内のレジスタにデータを書き込む場
合にも、後続するスカラ命令の処理を停止させることな
く実行させる方法を提供することを目的とするものであ
る。
らスカラ処理装置２内のレジスタにデータを書き込む場
合にも、後続するスカラ命令の処理を停止させることな
く実行させる方法を提供することを目的とするものであ
る。
ｃ問題点を解決する為の手段〕
そしてこの目的は、一つの処理装置（例えば、スカラ処
理装置）Ａが持つ記憶手段に、他の処理装置（例えば、
ベクトル処理袋Ｗ）Ｂからアクセスを行う場合、該処理
装置Ｂからのアクセス要求により、処理装置Ａにおいて
擬似命令を発生し、該擬似命令を実行することにより、
処理装置Ｂからのメモリアクセスを行うことができる機
能を備える本発明による方法を提供することによって達
成される。
理装置）Ａが持つ記憶手段に、他の処理装置（例えば、
ベクトル処理袋Ｗ）Ｂからアクセスを行う場合、該処理
装置Ｂからのアクセス要求により、処理装置Ａにおいて
擬似命令を発生し、該擬似命令を実行することにより、
処理装置Ｂからのメモリアクセスを行うことができる機
能を備える本発明による方法を提供することによって達
成される。
即ち、本発明によれば、一連の命令の中にベクトル総和
命令（ＶＳＭ）があると、ベクトル処理装置３のベクト
ル命令処理パイプライン３０において、当該命令の実行
が完了した時点Ｅにおいて、該演算結果をスカラ処理装
置３の汎用レジスタ（ＧＲ） ／浮動小数点レジスタ（
ＦＲ） ２１に書き込む為のレジスタ指定情報（ＲＥＧ
） 、書き込み要求信号（ＷＲＱ）等の制御情報を、ス
カラ処理装置２のスカラ命令処理パイプライン２０に送
出し、該パイプラインのデコードステージ（２ｂ）とオ
ペランドフェッチステージ（２Ｃ）の間において、一連
のスカラ命令の中に、上記ベクトル総和命令（ＶＳＭ）
の実行結果を、汎用レジスタ（ＧＲ） ／浮動小数点レ
ジスタ（、ＰＲ）２１に書き込む為の擬似命令を生成し
て、挿入するように動作するので、スカラ命令処理パイ
プライン２０においては、後続するスカラ命令の処理を
停止させることなく、該ベクトル総和命令（ＶＳＭ）の
演算結果を、汎用レジスタ（ＧＲ） ／浮動小数点レジ
スタ（ＰＲ） ２１に書き込むことができるので、従来
方式に比較して情報処理装置の処理能力を向上させるこ
とができる効果がある。
命令（ＶＳＭ）があると、ベクトル処理装置３のベクト
ル命令処理パイプライン３０において、当該命令の実行
が完了した時点Ｅにおいて、該演算結果をスカラ処理装
置３の汎用レジスタ（ＧＲ） ／浮動小数点レジスタ（
ＦＲ） ２１に書き込む為のレジスタ指定情報（ＲＥＧ
） 、書き込み要求信号（ＷＲＱ）等の制御情報を、ス
カラ処理装置２のスカラ命令処理パイプライン２０に送
出し、該パイプラインのデコードステージ（２ｂ）とオ
ペランドフェッチステージ（２Ｃ）の間において、一連
のスカラ命令の中に、上記ベクトル総和命令（ＶＳＭ）
の実行結果を、汎用レジスタ（ＧＲ） ／浮動小数点レ
ジスタ（、ＰＲ）２１に書き込む為の擬似命令を生成し
て、挿入するように動作するので、スカラ命令処理パイ
プライン２０においては、後続するスカラ命令の処理を
停止させることなく、該ベクトル総和命令（ＶＳＭ）の
演算結果を、汎用レジスタ（ＧＲ） ／浮動小数点レジ
スタ（ＰＲ） ２１に書き込むことができるので、従来
方式に比較して情報処理装置の処理能力を向上させるこ
とができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示したもので
、２０〜２２．及び２ａ〜２ｅは、第２図で説明したも
のと同じものであり、擬似命令発生回路２ｂ３゜及びセ
レクタ２ｂ４が本発明を実施するのに必要な機能ブロッ
クである。
、２０〜２２．及び２ａ〜２ｅは、第２図で説明したも
のと同じものであり、擬似命令発生回路２ｂ３゜及びセ
レクタ２ｂ４が本発明を実施するのに必要な機能ブロッ
クである。
スカラ命令処理パイプライン２０のデコードステージ（
２ｂ）のデコーダ（ＤＥＣ） ２ｂＯにおけるベクトル
総和命令（ＶＳＭ）の検出、及びその後のベクトル命令
処理パイプライン３・Ｏでの該命令の実行動作は、従来
方式と同じように行われるが、本発明においては、上記
ベクトル総和命令（ＶＳＭ）に後続するスカラ命令〔例
えば、加算命令（Ａ）３乗算命令（Ｍ）等〕は、従来方
式のようにデコードステージ（２ｂ）で“待ち合わせ”
になることはなく、セレクタ２ｂ４を通して、次々に下
位のステージ（２ｃ〜２ｅ）に移され、実行を続けるこ
とができる。
２ｂ）のデコーダ（ＤＥＣ） ２ｂＯにおけるベクトル
総和命令（ＶＳＭ）の検出、及びその後のベクトル命令
処理パイプライン３・Ｏでの該命令の実行動作は、従来
方式と同じように行われるが、本発明においては、上記
ベクトル総和命令（ＶＳＭ）に後続するスカラ命令〔例
えば、加算命令（Ａ）３乗算命令（Ｍ）等〕は、従来方
式のようにデコードステージ（２ｂ）で“待ち合わせ”
になることはなく、セレクタ２ｂ４を通して、次々に下
位のステージ（２ｃ〜２ｅ）に移され、実行を続けるこ
とができる。
そして、ベクトル命令処理パイプライン３０にお、いて
、ベクトル総和命令（ＶＳＭ）の実行が完了した時点Ｅ
において、当該演算結果をスカラ処理装置２の汎用レジ
スタ（ＧＲ）／浮動小数点レジスタ（ＰＲ）２１に書き
込む為の書き込み先レジスタ指定情報（ＲＥＧ） 、書
き込み要求信号（ＷＲＱ）等の制御信号が、スカラ命令
処理パイプライン２０に送出されると、上記擬似命令発
生回路２ｂ３が起動され、当該レジスタに演算結果を書
き込む為の擬似命令が生成されると共に、セレクタ２ｂ
４が制御されて、デコードレジスタ２ｂからのスカラ命
令の代わりに、該擬似命令をオペランドフェッチレジス
タ２ｃに格納するように動作する。
、ベクトル総和命令（ＶＳＭ）の実行が完了した時点Ｅ
において、当該演算結果をスカラ処理装置２の汎用レジ
スタ（ＧＲ）／浮動小数点レジスタ（ＰＲ）２１に書き
込む為の書き込み先レジスタ指定情報（ＲＥＧ） 、書
き込み要求信号（ＷＲＱ）等の制御信号が、スカラ命令
処理パイプライン２０に送出されると、上記擬似命令発
生回路２ｂ３が起動され、当該レジスタに演算結果を書
き込む為の擬似命令が生成されると共に、セレクタ２ｂ
４が制御されて、デコードレジスタ２ｂからのスカラ命
令の代わりに、該擬似命令をオペランドフェッチレジス
タ２ｃに格納するように動作する。
従って、該擬似命令が格納レジスタ２ｅにセットされた
以後のタイミングにおいて、上記ベクトル総和命令（Ｖ
ＳＭ）の演算結果が、汎用レジスタ（ＧＲ）／、浮動小
数点レジスタ（ＰＲ） ２１に書き込まれるように機能
する。
以後のタイミングにおいて、上記ベクトル総和命令（Ｖ
ＳＭ）の演算結果が、汎用レジスタ（ＧＲ）／、浮動小
数点レジスタ（ＰＲ） ２１に書き込まれるように機能
する。
上記本発明を実施した時の、当該情報処理装置の動作を
タイムチャートで示すと、第４図の通りとなる。
タイムチャートで示すと、第４図の通りとなる。
本図において、ＶＳＭはベクトル総和命令を示し、Ａは
加算命令１Ｍは乗算命令を示し、’Ｗｌ’ は上記擬似
命令を示している。又、横軸は時間（クロック）を示し
、縦軸は処理ステージを示している。
加算命令１Ｍは乗算命令を示し、’Ｗｌ’ は上記擬似
命令を示している。又、横軸は時間（クロック）を示し
、縦軸は処理ステージを示している。
そして、（イ）はスカラ命令処理パイプラインの動作で
、（ロ）はベクトル命令処理パイプラインの動作を示し
ている。
、（ロ）はベクトル命令処理パイプラインの動作を示し
ている。
本図から明らかなように、本発明を実施して、一連の命
令を実行した場合、スカラ命令処理パイプライン２０の
特定の演算サイクルにおいて、ベクトル総和命令（ＶＳ
Ｍ）の演算結果を、汎用レジスタ（ＧＲ）／浮動小数点
レジスタ（ＦＲ） ２１に書き込む為の擬似命令が、他
のスカラ命令と同じように投入されて実行されるので、
第３図で示されているようなスカラ命令〔例えば、加算
命令（Ａ）〕が待たされることがないと云う特徴がある
。
令を実行した場合、スカラ命令処理パイプライン２０の
特定の演算サイクルにおいて、ベクトル総和命令（ＶＳ
Ｍ）の演算結果を、汎用レジスタ（ＧＲ）／浮動小数点
レジスタ（ＦＲ） ２１に書き込む為の擬似命令が、他
のスカラ命令と同じように投入されて実行されるので、
第３図で示されているようなスカラ命令〔例えば、加算
命令（Ａ）〕が待たされることがないと云う特徴がある
。
尚、本実施例においては、スカラ処理装置２とベクトル
処理装置３との２つの制御処理装Ｎ間において、ベクト
ル処理装置３からスカラ処理装置２のレジスタに、演算
結果を書き込む例で説明したが、本−発明の主旨から考
えてこれに限定されるものではなく、一般に複数の制御
処理装置間に適用できることは云う迄もないことである
。
処理装置３との２つの制御処理装Ｎ間において、ベクト
ル処理装置３からスカラ処理装置２のレジスタに、演算
結果を書き込む例で説明したが、本−発明の主旨から考
えてこれに限定されるものではなく、一般に複数の制御
処理装置間に適用できることは云う迄もないことである
。
以上、詳細に説明したように、本発明の情報処理装置は
、一連の命令の中にベクトル総和命令（ＶＳＭ）がある
と、ベクトル処理装置３のベクトル命令処理パイプライ
ン３０において、当該命令の実行が完了した時点におい
て、該演算結果をスカラ処理装置３の汎用レジスタ（Ｇ
Ｒ） ／浮動小数点レジスタ（Ｆｌ？）２１に書き込む
為のレジスタ指定情報（ＲＥＧ）。
、一連の命令の中にベクトル総和命令（ＶＳＭ）がある
と、ベクトル処理装置３のベクトル命令処理パイプライ
ン３０において、当該命令の実行が完了した時点におい
て、該演算結果をスカラ処理装置３の汎用レジスタ（Ｇ
Ｒ） ／浮動小数点レジスタ（Ｆｌ？）２１に書き込む
為のレジスタ指定情報（ＲＥＧ）。
書き込み要求信号（ＷＲＱ）等の制御情報を、スカラ処
理装置２のスカラ命令処理パイプライン２０に送出し、
該パイプラインのデコードステージ（２ｂ）とオペラン
ドフェッチステージ（２Ｃ）の間において、一連のスカ
ラ命令の中に、上記ベクトル総和命令（ＶＳＭ）の実行
結果を、汎用レジスタ（ＧＲ） ／浮動小数点レジスタ
（ＰＲ） ２１に書き込む為の擬似命令を生成して、挿
入するように動作するので、スカラ命令処理パイプライ
ン２０においては、後続するスカラ命令の処理を停止さ
せることなく、該ベクトル総和命令（ＶＳＭ）の演算結
果を、汎用レジスタ（ＧＲ）／浮動小数点レジスタ（Ｐ
Ｒ）２１に書き込むことができるので、従来方式に比較
して情報処理装置の処理能力を向上させることができる
効果がある。
理装置２のスカラ命令処理パイプライン２０に送出し、
該パイプラインのデコードステージ（２ｂ）とオペラン
ドフェッチステージ（２Ｃ）の間において、一連のスカ
ラ命令の中に、上記ベクトル総和命令（ＶＳＭ）の実行
結果を、汎用レジスタ（ＧＲ） ／浮動小数点レジスタ
（ＰＲ） ２１に書き込む為の擬似命令を生成して、挿
入するように動作するので、スカラ命令処理パイプライ
ン２０においては、後続するスカラ命令の処理を停止さ
せることなく、該ベクトル総和命令（ＶＳＭ）の演算結
果を、汎用レジスタ（ＧＲ）／浮動小数点レジスタ（Ｐ
Ｒ）２１に書き込むことができるので、従来方式に比較
して情報処理装置の処理能力を向上させることができる
効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図はベクトル演算処理を実行する情報処理装置の、
従来技術をブロック図で示した図第３図は第２図におい
て説明した動作をタイムチャートで示した図。 第４図は本発明を実施して、ベクトル、総和命令（ＶＳ
″Ｍ）を実行した場合Ｃ動作をタイムチャ・−トで示し
た図、である。 図面において、 １はメモリ、 ２はスカラ処理装置。 ２０はスカラ命令処理パイプライン。 ２１は汎用レジスタ（ＧＲ） ／浮動小数点レジスタ（
ＰＲ） 。 ２２はスカラ演算器、 ３はベクトル処理装置。 ３０はベクトル命令処理パイプライン。 ３１はベクトルレジスタ（ＶＲ）。 ３２はベクトル演算パイプライン。 ２８〜２ｅはスカラ命令処理パイプラインのステージレ
ジスタ。 ２ｂＯはデコーダ（ＤＥＣ） 。 ２ｂｌはベクトル総和命令ラッチ。 ２ｂ３は擬似命令発生回路。 ２ｂ４はセレクタ。
従来技術をブロック図で示した図第３図は第２図におい
て説明した動作をタイムチャートで示した図。 第４図は本発明を実施して、ベクトル、総和命令（ＶＳ
″Ｍ）を実行した場合Ｃ動作をタイムチャ・−トで示し
た図、である。 図面において、 １はメモリ、 ２はスカラ処理装置。 ２０はスカラ命令処理パイプライン。 ２１は汎用レジスタ（ＧＲ） ／浮動小数点レジスタ（
ＰＲ） 。 ２２はスカラ演算器、 ３はベクトル処理装置。 ３０はベクトル命令処理パイプライン。 ３１はベクトルレジスタ（ＶＲ）。 ３２はベクトル演算パイプライン。 ２８〜２ｅはスカラ命令処理パイプラインのステージレ
ジスタ。 ２ｂＯはデコーダ（ＤＥＣ） 。 ２ｂｌはベクトル総和命令ラッチ。 ２ｂ３は擬似命令発生回路。 ２ｂ４はセレクタ。
Claims (1)
- 一連の命令を複数の処理装置で実行する情報処理装置に
おいて、一つの処理装置Ａが持つ記憶手段に、他の処理
装置Ｂからアクセスを行う場合、該処理装置Ｂからのア
クセス要求により、処理装置Ａにおいて擬似命令を発生
し、該擬似命令を上記一連の命令の中に挿入して実行す
ることにより、処理装置Ｂからの上記メモリアクセスを
行うことができる機能を備えたことを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13170984A JPS6111882A (ja) | 1984-06-26 | 1984-06-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13170984A JPS6111882A (ja) | 1984-06-26 | 1984-06-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6111882A true JPS6111882A (ja) | 1986-01-20 |
Family
ID=15064361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13170984A Pending JPS6111882A (ja) | 1984-06-26 | 1984-06-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102018213188A1 (de) | 2017-08-08 | 2019-02-14 | Yazaki Corporation | Befestigungsstruktur für elektronische Einheit |
-
1984
- 1984-06-26 JP JP13170984A patent/JPS6111882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102018213188A1 (de) | 2017-08-08 | 2019-02-14 | Yazaki Corporation | Befestigungsstruktur für elektronische Einheit |
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