JPS62168233A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62168233A JPS62168233A JP1064986A JP1064986A JPS62168233A JP S62168233 A JPS62168233 A JP S62168233A JP 1064986 A JP1064986 A JP 1064986A JP 1064986 A JP1064986 A JP 1064986A JP S62168233 A JPS62168233 A JP S62168233A
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- JP
- Japan
- Prior art keywords
- control signal
- control
- microinstruction
- decoder
- address
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情やり処理装置に関し、特にマイクロ命令で制
御される情報処理装置における制御１ε号の生成に関す
る。
御される情報処理装置における制御１ε号の生成に関す
る。
従来、この種の情報処理装置は、マイクロ命令をマイク
ロ命令デコーダによりデコードすることによって制御信
号を生成するか、あるいはマイクロ命令を直接制御信号
として使用していた。
ロ命令デコーダによりデコードすることによって制御信
号を生成するか、あるいはマイクロ命令を直接制御信号
として使用していた。
上述した従来の情報処理装置は、制御ｎ信号の生成にお
いてマイクロ命令デコーダを使用するものは、制御信号
の発生が遅くなるという欠点がある。
いてマイクロ命令デコーダを使用するものは、制御信号
の発生が遅くなるという欠点がある。
また、マイクロ命令を直接制御信号として使用するもの
は、マイクロ命令のビット幅が大きくなり、ハードウェ
ア量が増加して高価格になるという欠点がある。
は、マイクロ命令のビット幅が大きくなり、ハードウェ
ア量が増加して高価格になるという欠点がある。
本発明の目的は、上述の点に鑑み、マイクロ命令のピン
ト幅を増やすことなく；ｌｉ制御１’号の出力の高速化
を図るようにした情報処理装置を提供することにある。
ト幅を増やすことなく；ｌｉ制御１’号の出力の高速化
を図るようにした情報処理装置を提供することにある。
本発明の情報処理装置は、マイクロ命令で制御される情
報処理袋ｒにおいて、前記マイクロ命令を記憶する制御
記憶と、この制御記憶をアドレス指定するシーケンサと
、前記マイクロ命令を保持するマイクロ命令レジスタと
、前記マイクロ命令をデコードするマイクロ命令デコー
ダと、前記シーケンサの出力の特定アドレスより制御信
号が生成可能でかつ前記マイクロ命令により制御可能な
アドレスデコーダとを有する。
報処理袋ｒにおいて、前記マイクロ命令を記憶する制御
記憶と、この制御記憶をアドレス指定するシーケンサと
、前記マイクロ命令を保持するマイクロ命令レジスタと
、前記マイクロ命令をデコードするマイクロ命令デコー
ダと、前記シーケンサの出力の特定アドレスより制御信
号が生成可能でかつ前記マイクロ命令により制御可能な
アドレスデコーダとを有する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の情報処理装置の一実施例を示すブロ
ック図である。本実施例の情報処理装置は、制御記憶ｌ
と、この制御記憶１が制御記憶データ線１０１を介して
接続されたマイクロ命令レジスタ２と、このマイクロ命
令レジスタ２がマイクロ命令線１０２を介して接続され
たマイクロ命令デコーダ３と、このマイクロ命令デコー
ダ３が制御信号線１０３を介して接続された演算部を含
む制御回路４と、この制御回路４が制御信号線１０６を
介して接続され制御アドレス線１００を介して制御記憶
ｌに接続されたシーケンサ５と、このシーケンサ５が制
御アドレス線１００を介して接続され制御回路４が制御
信号線１０６を介して制御されたアドレスデコーダ６と
、このアドレスデコーダ６がアドレスデコーダ出力線１
０４を介して接続され制御信号線１０５を介して制御回
路４に接続された制御信号レジスタ７とから構成されて
いる。
ック図である。本実施例の情報処理装置は、制御記憶ｌ
と、この制御記憶１が制御記憶データ線１０１を介して
接続されたマイクロ命令レジスタ２と、このマイクロ命
令レジスタ２がマイクロ命令線１０２を介して接続され
たマイクロ命令デコーダ３と、このマイクロ命令デコー
ダ３が制御信号線１０３を介して接続された演算部を含
む制御回路４と、この制御回路４が制御信号線１０６を
介して接続され制御アドレス線１００を介して制御記憶
ｌに接続されたシーケンサ５と、このシーケンサ５が制
御アドレス線１００を介して接続され制御回路４が制御
信号線１０６を介して制御されたアドレスデコーダ６と
、このアドレスデコーダ６がアドレスデコーダ出力線１
０４を介して接続され制御信号線１０５を介して制御回
路４に接続された制御信号レジスタ７とから構成されて
いる。
次に、このように構成された本実施例の情報処理装置の
動作について、第２図ｆａ）〜（幻に示すタイミングチ
ャートを参照しながら説明する。
動作について、第２図ｆａ）〜（幻に示すタイミングチ
ャートを参照しながら説明する。
本実施例の情報処理装置は、通常、基本クロック（第２
図ｆａ）参照）の１サイクル毎にシーケンサ５よりアド
レスを制御記憶１に供給しく第２図（ｂｌ参照）、制御
記憶１よりマイクロ命令を読み出して（第２図ｆｃｌ参
照）、１サイクルの先頭でマイクロ命令レジスタ２にセ
ットする（第２図ｆｄｌ参照）。
図ｆａ）参照）の１サイクル毎にシーケンサ５よりアド
レスを制御記憶１に供給しく第２図（ｂｌ参照）、制御
記憶１よりマイクロ命令を読み出して（第２図ｆｃｌ参
照）、１サイクルの先頭でマイクロ命令レジスタ２にセ
ットする（第２図ｆｄｌ参照）。
このマイクロ命令レジスタ２にセットされたマイクロ命
令は、マイクロ命令デコーダ３に入力され、このマイク
ロ命令デコーダ３はマイクロ命令をデコードして制御信
号を生成する（第２図ｆｅ）参照）。
令は、マイクロ命令デコーダ３に入力され、このマイク
ロ命令デコーダ３はマイクロ命令をデコードして制御信
号を生成する（第２図ｆｅ）参照）。
この制御信号は制御回路４に供給され、制御回路４を動
作させて１命令が実行される。
作させて１命令が実行される。
ところで、例えばバス要求信号のようにクロックの切換
えと同時に出力する必要のある制御信号の場合には上述
のような通常の方法では生成することができないので、
このような場合には、本実施例の情報処理装置は、シー
ケンサ５から出力される制御アドレス（第２図（ｂ）参
照）をアドレスデコーダ６に入力させ、アドレスデコー
ダ６により制御信号を発生させる（第２図（ｆｌ参照）
。この制御信号は、クロックの切換えと同時に制御信号
レジスフ７にセットされ、制御信号レジスタ７の出力信
号が制御回路４に供給されて（第２図（ａ参照）、制御
記憶４の制御が行われる。
えと同時に出力する必要のある制御信号の場合には上述
のような通常の方法では生成することができないので、
このような場合には、本実施例の情報処理装置は、シー
ケンサ５から出力される制御アドレス（第２図（ｂ）参
照）をアドレスデコーダ６に入力させ、アドレスデコー
ダ６により制御信号を発生させる（第２図（ｆｌ参照）
。この制御信号は、クロックの切換えと同時に制御信号
レジスフ７にセットされ、制御信号レジスタ７の出力信
号が制御回路４に供給されて（第２図（ａ参照）、制御
記憶４の制御が行われる。
このようにして制御信号を発生させた場合には、マイク
ロ命令デコーダ３により生成される制御信号（第２図（
ｅｌ参照）とアドレスデコーダ６により生成される制御
信号（第２図（ａ参照）との間に半２０１９分の時間差
ｔが生しることになる。
ロ命令デコーダ３により生成される制御信号（第２図（
ｅｌ参照）とアドレスデコーダ６により生成される制御
信号（第２図（ａ参照）との間に半２０１９分の時間差
ｔが生しることになる。
制御信号レジスタ７からの制御（３号が不要であるかま
たは制御信号の変更を要する場合には、制御回路４より
の制御信号をアドレスデコーダ６に入力して制御信号の
制御または変更を行うことができる。
たは制御信号の変更を要する場合には、制御回路４より
の制御信号をアドレスデコーダ６に入力して制御信号の
制御または変更を行うことができる。
なお、特に高速な制御信号が必要な場合には、制御信号
の発生に使用されるアドレスが一部の特定アドレスに限
られることから、アドレスデコーダとしてプログラマブ
ルアレイロジックを使用することにより簡単に高速な制
御信号を発生させることができる。
の発生に使用されるアドレスが一部の特定アドレスに限
られることから、アドレスデコーダとしてプログラマブ
ルアレイロジックを使用することにより簡単に高速な制
御信号を発生させることができる。
以上説明したように、本発明は制御アドレスをデコード
して直接制御信号を生成することにより、少ないハード
ウェア量で高速出力を必要とする制御信号を簡単に作成
することができる効果がある。
して直接制御信号を生成することにより、少ないハード
ウェア量で高速出力を必要とする制御信号を簡単に作成
することができる効果がある。
また、アドレスデコーダの入力をマイクロ命令により制
御することにより、必要時にのみ動作させたり、制御信
号を変更させたりすることができる効果がある。
御することにより、必要時にのみ動作させたり、制御信
号を変更させたりすることができる効果がある。
第１図は本発明の情報処理装置の一実施例を示すフ゛ロ
ンク図、 第２図＋ａｌ〜（ａは第１図に示した情報処理装置の動
作を示すタイミングチャートである。 図において、 ｌ・・・制御記憶、 ２・・・マイクロ命令レジスタ、 ３・・・マイクロ命令デコーダ、 ４・・・制御回路、 ５・・・シーケンサ、 ６・・・アドレスデコーダ、 ７・・・制御信号レジスタ、 １００ ・・制御アドレス線、 １０１ ・・制？■記憶データ線、 １０２ ・・マイクロ命令線、 １０３、１０５．１０６ ・・制御信号線、１０４
・・アドレスデコーダ出力線である。
ンク図、 第２図＋ａｌ〜（ａは第１図に示した情報処理装置の動
作を示すタイミングチャートである。 図において、 ｌ・・・制御記憶、 ２・・・マイクロ命令レジスタ、 ３・・・マイクロ命令デコーダ、 ４・・・制御回路、 ５・・・シーケンサ、 ６・・・アドレスデコーダ、 ７・・・制御信号レジスタ、 １００ ・・制御アドレス線、 １０１ ・・制？■記憶データ線、 １０２ ・・マイクロ命令線、 １０３、１０５．１０６ ・・制御信号線、１０４
・・アドレスデコーダ出力線である。
Claims (1)
- 【特許請求の範囲】 マイクロ命令で制御される情報処理装置において、 前記マイクロ命令を記憶する制御記憶と、 この制御記憶をアドレス指定するシーケンサと、前記マ
イクロ命令を保持するマイクロ命令レジスタと、 前記マイクロ命令をデコードするマイクロ命令デコーダ
と、 前記シーケンサの出力の特定アドレスより制御信号が生
成可能でかつ前記マイクロ命令により制御可能なアドレ
スデコーダと、 を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064986A JPS62168233A (ja) | 1986-01-21 | 1986-01-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064986A JPS62168233A (ja) | 1986-01-21 | 1986-01-21 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168233A true JPS62168233A (ja) | 1987-07-24 |
Family
ID=11756066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064986A Pending JPS62168233A (ja) | 1986-01-21 | 1986-01-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168233A (ja) |
-
1986
- 1986-01-21 JP JP1064986A patent/JPS62168233A/ja active Pending
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