JPS6261143A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS6261143A JPS6261143A JP20199185A JP20199185A JPS6261143A JP S6261143 A JPS6261143 A JP S6261143A JP 20199185 A JP20199185 A JP 20199185A JP 20199185 A JP20199185 A JP 20199185A JP S6261143 A JPS6261143 A JP S6261143A
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- Japan
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- clock
- input
- output
- output control
- clocks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力制御装置にに関する。特に、伝送速度の
異なる入出力デバイスの制御手段に関する。
異なる入出力デバイスの制御手段に関する。
本発明は、入出力制御部と入出力装置とで授受される信
号にかかわるクロックパルスの周波数を設定する手段を
有する入出力制御装置において、異なる周波数を有する
複数のクロックパルスから所望のクロックパルスを選択
することにより、中央処理装置からの入出力命令に対し
て指定された入出力装置の最適クロックを選択し、伝送
速度の異なる入出力装置の制御を行うことができるよう
にしたものである。
号にかかわるクロックパルスの周波数を設定する手段を
有する入出力制御装置において、異なる周波数を有する
複数のクロックパルスから所望のクロックパルスを選択
することにより、中央処理装置からの入出力命令に対し
て指定された入出力装置の最適クロックを選択し、伝送
速度の異なる入出力装置の制御を行うことができるよう
にしたものである。
従来例装置では、入出力デバイスの伝送速度の制御にウ
ェイト方式が採用されていた。この方式は入出力デバイ
スに対するアクセス要求を出力して、各入出力デバイス
の伝送速度に見合ったクロック分だけ伝送サイクルを延
長するものである。
ェイト方式が採用されていた。この方式は入出力デバイ
スに対するアクセス要求を出力して、各入出力デバイス
の伝送速度に見合ったクロック分だけ伝送サイクルを延
長するものである。
このようなウェイト方式を採用した従来例装置では、各
人出力デバイスの伝送速度に合わせてウェイト信号の長
さを変更させる制御が必要であり、この制御をハードウ
ェアで実施する場合には、各デバイスの入出力制御装置
にウェイト制御回路を個別に持つ必要があり、回路規模
が大きくなる欠点がある。また何からの条件により伝送
速度が変更された場合には、各入出力制御器装置でのハ
ードウェアを改造する必要が生ずるので、改造が容易で
ない欠点がある。
人出力デバイスの伝送速度に合わせてウェイト信号の長
さを変更させる制御が必要であり、この制御をハードウ
ェアで実施する場合には、各デバイスの入出力制御装置
にウェイト制御回路を個別に持つ必要があり、回路規模
が大きくなる欠点がある。また何からの条件により伝送
速度が変更された場合には、各入出力制御器装置でのハ
ードウェアを改造する必要が生ずるので、改造が容易で
ない欠点がある。
本発明はこのような欠点を除去するもので、入出力デバ
イスの伝送速度に適合したクロックが容易に設定できる
入出力制御装置を提供することを目的とする。
イスの伝送速度に適合したクロックが容易に設定できる
入出力制御装置を提供することを目的とする。
本発明は、中央処理装置と入出力装置との一間の経路に
挿入され、この入出力装置に接続された入出力制御部と
、この入出力制御部と上記入出力装置との間で授受され
る信号にかかわるクロック周波数を設定するクロック設
定手段とを備えた入出力制御装置において、上記クロッ
ク設定手段は、上記中央処理装置からの上記入出力装置
を指定するアドレス信号を解読する解読手段と、この解
読手段の出力アドレスに対応してクロック指定情報を格
納する記憶手段と、周波数の異なる複数のクロ・ツタパ
ルスを生成するクロック生成手段と、上記読出されたク
ロック指定情報に対応するクロ・２クパルスを上記複数
のクロックパルスから選択するクロンク選択手段とを備
えたことを特徴とする。
挿入され、この入出力装置に接続された入出力制御部と
、この入出力制御部と上記入出力装置との間で授受され
る信号にかかわるクロック周波数を設定するクロック設
定手段とを備えた入出力制御装置において、上記クロッ
ク設定手段は、上記中央処理装置からの上記入出力装置
を指定するアドレス信号を解読する解読手段と、この解
読手段の出力アドレスに対応してクロック指定情報を格
納する記憶手段と、周波数の異なる複数のクロ・ツタパ
ルスを生成するクロック生成手段と、上記読出されたク
ロック指定情報に対応するクロ・２クパルスを上記複数
のクロックパルスから選択するクロンク選択手段とを備
えたことを特徴とする。
入出力装置の伝送速度に一致したクロックパルスに基づ
いて、入出力制御部はこれに接続された入出力装置を制
御する。このクロックパルスの周波数はそれぞれの入出
力装置に固有な値を有し、かつ変更される場合もある。
いて、入出力制御部はこれに接続された入出力装置を制
御する。このクロックパルスの周波数はそれぞれの入出
力装置に固有な値を有し、かつ変更される場合もある。
中央処理装置から入出力動作命令が起動されると、中央
処理装置からの入出力装置を指定するアドレスが解読手
段で解読され、この解読された信号に対応するクロック
指定情報が予め記憶手段に格納されている各入出力装置
に対応するクロック指定情報から抽出される。一方、ク
ロック生成手段で生成された異なる周波数のクロックパ
ルスがクロンク選択手段に入力しており、このうちから
抽出されたクロック指定情報に対応するクロックパルス
が指定の人出力制御部に送出される。これにより、入出
力制御部と入出力装置との間で授受される信号にかかわ
るクロック周波数が設定される。
処理装置からの入出力装置を指定するアドレスが解読手
段で解読され、この解読された信号に対応するクロック
指定情報が予め記憶手段に格納されている各入出力装置
に対応するクロック指定情報から抽出される。一方、ク
ロック生成手段で生成された異なる周波数のクロックパ
ルスがクロンク選択手段に入力しており、このうちから
抽出されたクロック指定情報に対応するクロックパルス
が指定の人出力制御部に送出される。これにより、入出
力制御部と入出力装置との間で授受される信号にかかわ
るクロック周波数が設定される。
以下、本発明実施例装置を図面に基づいて説明する。
図は、この実施例を装置の構成を示すブロック構成図で
ある。
ある。
まず、この実施例装置の構成を図に基づいて説明する。
この実施例装置は、中央処理７ｆｉ２０と人出力デバイ
ス３０ａ〜３０ｎの間の経路上に挿入され、チャンネル
制御部１５と入出力制御部１６ａ ”１６ｎとを備える
。ここで、チャンネル制御部１５は、入出力アドレス２
のデコード信号３ａ〜３ｎを生成するアドレス・デコー
ダ１１と、異なる周期の複数クロック５８〜５ｎを出力
するクロック生成回路１３と、中央処理装置２０からの
クロック指定情報１により与えられるｎ個のクロック・
ナンバを記憶するクロック・ナンバ・レジスタ１２と、
クロック・ナンバ、・レジスタ１２に格納されたクロッ
ク・ナンバ信号４によりクロック生成回路４からのクロ
ック５８〜５ｎの中から最適のクロックを選択するクロ
ック生成回路１４とを備える。
ス３０ａ〜３０ｎの間の経路上に挿入され、チャンネル
制御部１５と入出力制御部１６ａ ”１６ｎとを備える
。ここで、チャンネル制御部１５は、入出力アドレス２
のデコード信号３ａ〜３ｎを生成するアドレス・デコー
ダ１１と、異なる周期の複数クロック５８〜５ｎを出力
するクロック生成回路１３と、中央処理装置２０からの
クロック指定情報１により与えられるｎ個のクロック・
ナンバを記憶するクロック・ナンバ・レジスタ１２と、
クロック・ナンバ、・レジスタ１２に格納されたクロッ
ク・ナンバ信号４によりクロック生成回路４からのクロ
ック５８〜５ｎの中から最適のクロックを選択するクロ
ック生成回路１４とを備える。
次に、この実施例装置の動作を図に基づいて説明する。
図に示す系統では、中央処理装置２０はチャンネル制御
部１５を介して入出力制御部１６ａ〜１６ｎを・ｋ！＋
作させ、インタフェイス信号８８〜８ｎを送出して入出
力デバイス３０ａ〜３０ｎを制御している。
部１５を介して入出力制御部１６ａ〜１６ｎを・ｋ！＋
作させ、インタフェイス信号８８〜８ｎを送出して入出
力デバイス３０ａ〜３０ｎを制御している。
チャンネル制御部１５にインタフェイス信号７ａ〜１ｎ
により接続されている入出力制御部１６ａ〜１６ｎ
：ｆＥよび入出力アバ２イス３０ａ〜３０ｎの伝送速度
に最適なりＬｌ ツクをクロック生成回路１３の出力す
るクロ・、り５ａ〜５ｎから選択する目的で、クロア・
り・−１−：／ハが各々の入出力制御部１６，１〜１６
ｎに対応した数だけ用意されているクロック・ナンバ・
レジスタ１２に設定される。中央処理装置２０から入出
力動作命令が起動されると、入出力アドレス２をアｌ−
レス・デコーダ１１でデコードし、デコード信号３ａ〜
３ｎが出力され、デコード信号３ａ〜３ｎの中の一つが
アクティブになる。アクティブＬこなったデコード信号
によりクロック・ナンバ・レジスタ１２のうち一つのレ
ジスタが選ばれ、その内容がクロック・ナンバ信号４と
してクロック選択回路１４に送出される。一方、クロッ
ク生成回路１３では異なる周期のクロック５８〜５ｎを
生成してクロック選択回路１４に入力している。クロッ
ク・ナンバ信号４が示すクロック５ａ〜５ｎ中の一つの
クロックが選び出され、動作すべき入出力制御部１６ａ
−１６ｎの一つに与えられる。以上の動作により、入出
力制御部１６ａ〜１６ｎおよび入−出力デバイス３０ａ
〜３０ｎは伝送速度に最適のクロックで制御される。
により接続されている入出力制御部１６ａ〜１６ｎ
：ｆＥよび入出力アバ２イス３０ａ〜３０ｎの伝送速度
に最適なりＬｌ ツクをクロック生成回路１３の出力す
るクロ・、り５ａ〜５ｎから選択する目的で、クロア・
り・−１−：／ハが各々の入出力制御部１６，１〜１６
ｎに対応した数だけ用意されているクロック・ナンバ・
レジスタ１２に設定される。中央処理装置２０から入出
力動作命令が起動されると、入出力アドレス２をアｌ−
レス・デコーダ１１でデコードし、デコード信号３ａ〜
３ｎが出力され、デコード信号３ａ〜３ｎの中の一つが
アクティブになる。アクティブＬこなったデコード信号
によりクロック・ナンバ・レジスタ１２のうち一つのレ
ジスタが選ばれ、その内容がクロック・ナンバ信号４と
してクロック選択回路１４に送出される。一方、クロッ
ク生成回路１３では異なる周期のクロック５８〜５ｎを
生成してクロック選択回路１４に入力している。クロッ
ク・ナンバ信号４が示すクロック５ａ〜５ｎ中の一つの
クロックが選び出され、動作すべき入出力制御部１６ａ
−１６ｎの一つに与えられる。以上の動作により、入出
力制御部１６ａ〜１６ｎおよび入−出力デバイス３０ａ
〜３０ｎは伝送速度に最適のクロックで制御される。
本発明は以上説明したように、中央処理装置からダイナ
ミ・ツクにクロック指定情報をチャンネル制御装置に与
え、クロック生成手段で生成される周期の異なった複数
のクロックから各入出力デバイスの伝送速度に最適なり
ロックを選択することによって、入出力デバイスの伝送
速度による制御の複雑化をなくし、かつ諸条件による伝
送速度の変更に対しハードウェアの改造を伴うことなく
、クロック指定情報の変更だけで簡単に処理することが
できる効果がある。
ミ・ツクにクロック指定情報をチャンネル制御装置に与
え、クロック生成手段で生成される周期の異なった複数
のクロックから各入出力デバイスの伝送速度に最適なり
ロックを選択することによって、入出力デバイスの伝送
速度による制御の複雑化をなくし、かつ諸条件による伝
送速度の変更に対しハードウェアの改造を伴うことなく
、クロック指定情報の変更だけで簡単に処理することが
できる効果がある。
図は本発明実施例装置の構成を示すブロック構成図。
■０・・・人出力制御装置、１１・・・アドレス・デコ
ーダ、１２・・・クロック・ナンバ・レジスタ、１３・
・・クロック生成回路、１４・・・クロック選択回路、
１５・・・チャンネル制御部、１６・・・人出力制御部
、２０・・・中央処理装置、３０・・・人出力デバイス
。
ーダ、１２・・・クロック・ナンバ・レジスタ、１３・
・・クロック生成回路、１４・・・クロック選択回路、
１５・・・チャンネル制御部、１６・・・人出力制御部
、２０・・・中央処理装置、３０・・・人出力デバイス
。
Claims (1)
- （１）中央処理装置と入出力装置との間の経路に挿入さ
れ、 この入出力装置に接続された入出力制御部と、この入出
力制御部と上記入出力装置との間で授受される信号にか
かわるクロック周波数を設定するクロック設定手段と を備えた入出力制御装置において、 上記クロック設定手段は、 上記中央処理装置からの上記入出力装置を指定するアド
レス信号を解読する解読手段と、 この解読手段の出力アドレスに対応してクロック指定情
報を格納する記憶手段と、 周波数の異なる複数のクロックパルスを生成するクロッ
ク生成手段と、 上記読出されたクロック指定情報に対応するクロックパ
ルスを上記複数のクロックパルスから選択するクロック
選択手段と を備えたことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20199185A JPS6261143A (ja) | 1985-09-11 | 1985-09-11 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20199185A JPS6261143A (ja) | 1985-09-11 | 1985-09-11 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261143A true JPS6261143A (ja) | 1987-03-17 |
Family
ID=16450131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20199185A Pending JPS6261143A (ja) | 1985-09-11 | 1985-09-11 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625847A (en) * | 1994-12-26 | 1997-04-29 | Kabushiki Kaisha Toshiba | High-speed ISA bus control system for changing command cycle execution speed by selectively using ISA bus controller and high-speed bus controller |
-
1985
- 1985-09-11 JP JP20199185A patent/JPS6261143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625847A (en) * | 1994-12-26 | 1997-04-29 | Kabushiki Kaisha Toshiba | High-speed ISA bus control system for changing command cycle execution speed by selectively using ISA bus controller and high-speed bus controller |
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