JPS6068419A - システムクロツク調整方式 - Google Patents
システムクロツク調整方式Info
- Publication number
- JPS6068419A JPS6068419A JP58176726A JP17672683A JPS6068419A JP S6068419 A JPS6068419 A JP S6068419A JP 58176726 A JP58176726 A JP 58176726A JP 17672683 A JP17672683 A JP 17672683A JP S6068419 A JPS6068419 A JP S6068419A
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- JP
- Japan
- Prior art keywords
- clock
- delay
- delay amount
- circuit
- stop
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報システムの各装置を駆動するり目ツク位相
の基準クロックに対するずれを調整するだめのシステム
クロック調整方式に関するものである。
の基準クロックに対するずれを調整するだめのシステム
クロック調整方式に関するものである。
（２）従来技術と問題点
従来、情報処理システムの各装置に与えられるクロック
信号および任意のクロック信号を停止させるためのスト
ップ信号は、各装置の動作状態に適合させるため、位相
を調整することが必要である。この調整は各装置別にハ
ード調整部を有し、各別に回路の出力波形を観測するこ
とによシ行なっていたが、システムが多数の装置を含む
場合にはこの調整に要する時間と作業量は非常に大きな
ものとなる。
信号および任意のクロック信号を停止させるためのスト
ップ信号は、各装置の動作状態に適合させるため、位相
を調整することが必要である。この調整は各装置別にハ
ード調整部を有し、各別に回路の出力波形を観測するこ
とによシ行なっていたが、システムが多数の装置を含む
場合にはこの調整に要する時間と作業量は非常に大きな
ものとなる。
（３）発明の目的
本発明の目的は情報処理システムの各装置に与えられる
クロックを簡単にかつ一括して行なえるようにしたシス
テムクロック調整方式を提供することである。
クロックを簡単にかつ一括して行なえるようにしたシス
テムクロック調整方式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のシステムクロック調
整方式は情報処理システムの各装置に与えられるクロッ
ク信号、ストップ信号またはストップ信号と連動したり
μツク信号毎に、所定クロックに対する遅延値を設定し
た動作状態レジスタと、該遅延値に応じて遅延量を選択
する手段とよ構成る調整回路を設け、各調整回路の遅延
値を処理装置によシ一括設定できるようにしたことを特
徴とするものである。
整方式は情報処理システムの各装置に与えられるクロッ
ク信号、ストップ信号またはストップ信号と連動したり
μツク信号毎に、所定クロックに対する遅延値を設定し
た動作状態レジスタと、該遅延値に応じて遅延量を選択
する手段とよ構成る調整回路を設け、各調整回路の遅延
値を処理装置によシ一括設定できるようにしたことを特
徴とするものである。
（５）発明の実施例
本発明の概略を述べると、各装置のクロック信号、これ
を停止させるストップ信号、またはストップ信号をり四
ツク信号に連動させている場合にはストップ信号のみに
対し位相調整のだめの調整回路を用意し、これを保守用
処理装置（ｓｖｐ）にょ）一括設定するようにしたもの
である。
を停止させるストップ信号、またはストップ信号をり四
ツク信号に連動させている場合にはストップ信号のみに
対し位相調整のだめの調整回路を用意し、これを保守用
処理装置（ｓｖｐ）にょ）一括設定するようにしたもの
である。
第１図は本発明の実施例の構成説明図であシ、調整回路
の１例を示す。
の１例を示す。
同図において、動作状態レジスタ（ＯＦＳＲ） １はＳ
ｖＰによシ対象とするクロックに対する遅延値を設定す
る。すなわち、ＳｖＰからのセットクロックとデコーダ
２を介したＯＦＳＲのアドレスをＡＮＤ回路６を介して
セット信号とし、ＳＶＰからの遅延値をライトデータバ
スによシセットする。そしてリードデータバスから確認
する。この遅延値をデコーダ４で内容を解読し、各種の
遅延値６１〜６４をそれぞれ選択する直列回路５１〜５
４に与えて、入力されたクロック／ストップ信号に対し
、選択された回路の遅延値だけ遅延し、選択されない回
路は通過して出力する。
ｖＰによシ対象とするクロックに対する遅延値を設定す
る。すなわち、ＳｖＰからのセットクロックとデコーダ
２を介したＯＦＳＲのアドレスをＡＮＤ回路６を介して
セット信号とし、ＳＶＰからの遅延値をライトデータバ
スによシセットする。そしてリードデータバスから確認
する。この遅延値をデコーダ４で内容を解読し、各種の
遅延値６１〜６４をそれぞれ選択する直列回路５１〜５
４に与えて、入力されたクロック／ストップ信号に対し
、選択された回路の遅延値だけ遅延し、選択されない回
路は通過して出力する。
第２図は第１図の調整回路を情報処理システムに適用し
た構成説明図である。
た構成説明図である。
同図において、レジスタ１１にクロック１〜クロツクｎ
とストップトストツプｎの各信号を保持し、これを５Ｖ
Ｐ１３の命令によりり四ツク／ストップコントロール部
１０を介して制御することによシ、クロック分配回路１
２に送る。ここで情報処理システムの各装置の例として
データ処理装置（ＯＰＵ） 。
とストップトストツプｎの各信号を保持し、これを５Ｖ
Ｐ１３の命令によりり四ツク／ストップコントロール部
１０を介して制御することによシ、クロック分配回路１
２に送る。ここで情報処理システムの各装置の例として
データ処理装置（ＯＰＵ） 。
チャンネル処理装置（ＯＨＰ）、ベクトルユニット（Ｖ
Ｕ）等に所要のクロックを与える。
Ｕ）等に所要のクロックを与える。
たとえば（０ＰＵＯ） １６に対し、調整回路１４１．
１４２を介しり四ツクＯＬ１．ＯＬ２を、調整回路１５
＋ 、１５２を介しストップ８Ｔ１，８Ｔ２を与える。
１４２を介しり四ツクＯＬ１．ＯＬ２を、調整回路１５
＋ 、１５２を介しストップ８Ｔ１，８Ｔ２を与える。
（０ＨＰＯ） １８に対し調整回路１７１，１７２を介
しクロックＯＬ２．ストップＳＴ２を、（ＶＵｎ）２０
に対し調整回路’９Ｉ、１９２を介しりｐツクＯＬ２．
ストップ８Ｔ２を与える。そして、前述の第１図で説明
した手法によｊＤ、８ＶＰ１３から２イトデータを送シ
、リードデータで確認することによシ、各調整回路内の
クロックの遅延値を各装置のクロック調整基準観測端子
よ多出力波形をチェックし、装置に適合した値に調整す
る。このように各装置の遅延値を一括して同一手法で行
なうから簡略にかつ高速に調整することができる。
しクロックＯＬ２．ストップＳＴ２を、（ＶＵｎ）２０
に対し調整回路’９Ｉ、１９２を介しりｐツクＯＬ２．
ストップ８Ｔ２を与える。そして、前述の第１図で説明
した手法によｊＤ、８ＶＰ１３から２イトデータを送シ
、リードデータで確認することによシ、各調整回路内の
クロックの遅延値を各装置のクロック調整基準観測端子
よ多出力波形をチェックし、装置に適合した値に調整す
る。このように各装置の遅延値を一括して同一手法で行
なうから簡略にかつ高速に調整することができる。
第３図は本発明の他の実施例の構成説明図である。
同図では、ストップ信号をクロック信号と一定の関係で
連動させることにょシ調整回路を１つとすることができ
る。
連動させることにょシ調整回路を１つとすることができ
る。
すなわち、第５図（α）のクロック信号に対し、同図（
ｂ）のストップ信号の位相差をＴ±△Ｔの範囲に確保す
ることによシ、り胃ツク信号のみを対象として調整すれ
ばよい。
ｂ）のストップ信号の位相差をＴ±△Ｔの範囲に確保す
ることによシ、り胃ツク信号のみを対象として調整すれ
ばよい。
第３図はこの場合の調整回路を示すものであシ、デコー
ダ４の出力に対しクロック大刀の遅延値６１〜６４の選
択回路５１〜５４とそれぞれ並列にストップ入力の遅延
値８１〜８牛の選択回路７！〜７４を設けたものである
。
ダ４の出力に対しクロック大刀の遅延値６１〜６４の選
択回路５１〜５４とそれぞれ並列にストップ入力の遅延
値８１〜８牛の選択回路７！〜７４を設けたものである
。
り四ツク信号とストップ信号の位相差をＴ±△Ｔの範囲
に確保するだめの実現方法として次の２通シがある。
に確保するだめの実現方法として次の２通シがある。
■デコーダ４の出力のデコード値にクロックディレィラ
インとストップディレィジインにＴ±△Ｔの差をつけ、
クロックのディレィライン５１〜５４と、ストップディ
レィライン７１〜７４を同一ディレィとする方法。
インとストップディレィジインにＴ±△Ｔの差をつけ、
クロックのディレィライン５１〜５４と、ストップディ
レィライン７１〜７４を同一ディレィとする方法。
■デコーダ４の出力のデコード値はクロックディレィラ
インとストップディレィラインとに同一の値を与えて、
クロックのディレィライン５１〜５４とストップのディ
レィライン７１〜７４ 自体にＴ±△Ｔの位相差をもた
せる方法。
インとストップディレィラインとに同一の値を与えて、
クロックのディレィライン５１〜５４とストップのディ
レィライン７１〜７４ 自体にＴ±△Ｔの位相差をもた
せる方法。
第４図は、第６図の調整回路を情報処理システムに適用
した構成説明図である。
した構成説明図である。
同図拡第２図と同じ条件で、（ＯＰＯ）１６に対しては
調整回路２１を介してり四ツクＯＬ１．ストップ８Ｔ１
を、調整回路２２を介してクロックＣＬ２ とストツプ
ＳＴ２を与える。同様に（０ＨＰＯ） １８に対しては
調整回路２３を介しクロックＣＬ２ 、ストップ８Ｔ２
を与え、（ＶＵｍ）２０に対しては調整回路２４を介し
クロックＯＬｎ 、ストップ５Ｔ７Ｌを与える。何れに
しても第２図の場合に比較し調整回路を半減することが
できる。
調整回路２１を介してり四ツクＯＬ１．ストップ８Ｔ１
を、調整回路２２を介してクロックＣＬ２ とストツプ
ＳＴ２を与える。同様に（０ＨＰＯ） １８に対しては
調整回路２３を介しクロックＣＬ２ 、ストップ８Ｔ２
を与え、（ＶＵｍ）２０に対しては調整回路２４を介し
クロックＯＬｎ 、ストップ５Ｔ７Ｌを与える。何れに
しても第２図の場合に比較し調整回路を半減することが
できる。
（６）発明の詳細
な説明したように、本発明によれば、動作状態レジスタ
と遅延量を選択する手段よ構成る調整回路をクロック信
号、ストップ信号まだはストップ信号を連動させたクロ
ック信号毎に設けて、遅延値を処理装置で一括設定する
ようにしたものである。これによシ各装置用のクロック
の調整が容易にかつ高速に行なうことができるものであ
る。
と遅延量を選択する手段よ構成る調整回路をクロック信
号、ストップ信号まだはストップ信号を連動させたクロ
ック信号毎に設けて、遅延値を処理装置で一括設定する
ようにしたものである。これによシ各装置用のクロック
の調整が容易にかつ高速に行なうことができるものであ
る。
第１図は本発明の要部の実施例説明図、第２図は第１図
を適用したシステムの構成説明図、第３図は本発明の要
部の他の実施例の説明図、第４図は第３図を適用したシ
ステムの構成説明図、第５図は第６図の要部の波形説明
図であシ、図中１は動作状態レジスタ、２，４はデコー
ダ、６はＡＮＤ回路、５１〜５４＋ ７１〜７４は選択
回路、６１〜６４＋８１〜８４は遅延回路、１０はクロ
ック／ストップコントロール部、１１はレジスタ、１２
はクロック分配回路、１３は保守用処理回路（ＳＶＰ
）、１４１１１４２ ＋ １５１ ｔ１５２ ＋ １７
ｔ １１７２ ＋ １９１ ＋ １９２ ＋ ２１〜２
３は調整回路、１６゜１Ｂ、２０は装置を示す。 特許出願人 富士通株式会社 復代理人 弁理士 １）坂 善 重 第 ２Ｉ２１ 第４図 第５図 Ｔ＋、ＡＴ
を適用したシステムの構成説明図、第３図は本発明の要
部の他の実施例の説明図、第４図は第３図を適用したシ
ステムの構成説明図、第５図は第６図の要部の波形説明
図であシ、図中１は動作状態レジスタ、２，４はデコー
ダ、６はＡＮＤ回路、５１〜５４＋ ７１〜７４は選択
回路、６１〜６４＋８１〜８４は遅延回路、１０はクロ
ック／ストップコントロール部、１１はレジスタ、１２
はクロック分配回路、１３は保守用処理回路（ＳＶＰ
）、１４１１１４２ ＋ １５１ ｔ１５２ ＋ １７
ｔ １１７２ ＋ １９１ ＋ １９２ ＋ ２１〜２
３は調整回路、１６゜１Ｂ、２０は装置を示す。 特許出願人 富士通株式会社 復代理人 弁理士 １）坂 善 重 第 ２Ｉ２１ 第４図 第５図 Ｔ＋、ＡＴ
Claims (1)
- 情報処理システムの各装置に与えられるクロック信号、
ストップ信号またはストップ信号と連動したクロック信
号毎に、所定りμツクに対する遅延値を設定した動作状
態レジスタと、該遅延値に応じて遅延量を選択する手段
とよ構成る調整回路を設け、各調整回路の遅延値を処理
装置により 一括設定できるようにしたことを特徴とす
るシステムクロック調整方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176726A JPS6068419A (ja) | 1983-09-24 | 1983-09-24 | システムクロツク調整方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176726A JPS6068419A (ja) | 1983-09-24 | 1983-09-24 | システムクロツク調整方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068419A true JPS6068419A (ja) | 1985-04-19 |
| JPH0430611B2 JPH0430611B2 (ja) | 1992-05-22 |
Family
ID=16018703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176726A Granted JPS6068419A (ja) | 1983-09-24 | 1983-09-24 | システムクロツク調整方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251312A (ja) * | 1991-01-08 | 1992-09-07 | Hitachi Ltd | クロツク供給方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524751A (en) * | 1975-06-27 | 1977-01-14 | Ibm | Automatic clock control system |
| JPS5854419A (ja) * | 1981-09-26 | 1983-03-31 | Fujitsu Ltd | クロックストップパルス調整方式 |
-
1983
- 1983-09-24 JP JP58176726A patent/JPS6068419A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524751A (en) * | 1975-06-27 | 1977-01-14 | Ibm | Automatic clock control system |
| JPS5854419A (ja) * | 1981-09-26 | 1983-03-31 | Fujitsu Ltd | クロックストップパルス調整方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251312A (ja) * | 1991-01-08 | 1992-09-07 | Hitachi Ltd | クロツク供給方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430611B2 (ja) | 1992-05-22 |
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