JPS63179268A - メモリｉｃ試験装置 - Google Patents
メモリｉｃ試験装置Info
- Publication number
- JPS63179268A JPS63179268A JP62009822A JP982287A JPS63179268A JP S63179268 A JPS63179268 A JP S63179268A JP 62009822 A JP62009822 A JP 62009822A JP 982287 A JP982287 A JP 982287A JP S63179268 A JPS63179268 A JP S63179268A
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- Japan
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- memory
- speed
- generator
- mpg
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 39
- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000001934 delay Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ試験装置に係り、特に、高速メモ
リと量産用人容重メモリ等の低、中速メモリの試験を両
立させるに好適なメモＩＪ Ｉ Ｃ試験装置に関する。
リと量産用人容重メモリ等の低、中速メモリの試験を両
立させるに好適なメモＩＪ Ｉ Ｃ試験装置に関する。
従来のメモＩＪ Ｉ Ｃ試験装置は、特開昭５４−１２
６５７号に記載のように、Ｎ個のパターン発生器を設け
てその出力を順次取出せるよう構成し、全体として、個
々のパターン発生器動作速波のＮ倍の速度でパターン発
生を行なうようになっていた０ 〔発明が解決しようとする問題点〕 試験対象とするメモリには、小あるいは中量産規模の高
速メモリと、大容量ダイナミックメモリに見られる大量
生産規模の低・中速メモリとがある。そして、従来は、
高速メモリ用の試験装置と低・中速メモリ用の試験装置
とに分けられ、いずれのメモリも試験できる装置がなか
った。
６５７号に記載のように、Ｎ個のパターン発生器を設け
てその出力を順次取出せるよう構成し、全体として、個
々のパターン発生器動作速波のＮ倍の速度でパターン発
生を行なうようになっていた０ 〔発明が解決しようとする問題点〕 試験対象とするメモリには、小あるいは中量産規模の高
速メモリと、大容量ダイナミックメモリに見られる大量
生産規模の低・中速メモリとがある。そして、従来は、
高速メモリ用の試験装置と低・中速メモリ用の試験装置
とに分けられ、いずれのメモリも試験できる装置がなか
った。
本発明の目的は、高速メモリと低・中速メモリの両方の
試験を可能とするメモＩＪ Ｉ Ｃ試験装置を提供する
ことにある。
試験を可能とするメモＩＪ Ｉ Ｃ試験装置を提供する
ことにある。
上記目的は、複数のパターン発生器の出力部分に、各々
−！Ｅ−選択切換えながら高速化を実現する手段と、各
々のパターン発生器を単独に使用するための手段とを設
け、必要に応じてそのどちらかを有効にできる制御手段
を設けることにより達成される。
−！Ｅ−選択切換えながら高速化を実現する手段と、各
々のパターン発生器を単独に使用するための手段とを設
け、必要に応じてそのどちらかを有効にできる制御手段
を設けることにより達成される。
上記の高速化を実現する手段は、タイミング発生器から
の動作基本クロックを入力して各パターン発生器出力を
順次切換える分配信号を受け、並列高速動作を実現する
。一方、各パターン発生器の単独動作を可能とする手段
は、並列動作か単独動作かの動作モードを制御する制御
手段からの信号を受け、単独動作モードでは各パターン
発生器出力を全て有効とする。それによって、１台のメ
モリＩＣ試験装置が高速メモリと量産メモリの両者に適
用可能となる。
の動作基本クロックを入力して各パターン発生器出力を
順次切換える分配信号を受け、並列高速動作を実現する
。一方、各パターン発生器の単独動作を可能とする手段
は、並列動作か単独動作かの動作モードを制御する制御
手段からの信号を受け、単独動作モードでは各パターン
発生器出力を全て有効とする。それによって、１台のメ
モリＩＣ試験装置が高速メモリと量産メモリの両者に適
用可能となる。
〔実施例〕
以下、本発明の一実施例を図面を参照して説明する。
第１図はメモリパターン発生器２台から成るメモリＩＣ
試験装置の構成である。第２図は本実施例主要部の動作
タイミングチャートである。
試験装置の構成である。第２図は本実施例主要部の動作
タイミングチャートである。
マイクロプログラム制御方式のメモリパターン発生器（
以下、ＭＰＧと略す）２−１．２−２は、タイミング発
生器３からの動作基本クロック１９を入力しＭＰＧ２−
１．２−２に必要な各種信号８亮生するクロック分周・
分配信号発生器８からのＭＰＧクロック１３を受け、夫
々、メモリ試験用パターンデータ２１−１．２１−２を
出力する。クーツク分周・分配信号発生器８は、Ｍ））
Ｇ２台から並列同時出力されたパターンデータ２１−１
．２１−２８、第２図Ｉζ示すように、１／２局期で交
互に出力させるために、Ｍ Ｐ Ｇ １および２用分配
信号１４−１．１４−２を出力切換アンドグー）１７−
１ 、１７−２に与える０オアゲート１２は、これらア
ンドゲート１７−１．１７−２の出力を入力とし、ＭＰ
Ｇ２台を用いた高速パターンデータ１８を出りし、次段
の波形生成器３０にて′タイミング発生器５からのタイ
ミング信号と組合せ、被試験メモリ３１への試験波形を
発生する。遅延器３２は、オアゲート１２から出力され
たパターンデータ１８のうち、比較器３３にて良否判定
を行なうための期待値データを、被試験メモリ３１から
の応答出力が比較器３５に到達する迄の遅れ時間分だけ
遅延させ、比較器６３での比較タイミングを調整する。
以下、ＭＰＧと略す）２−１．２−２は、タイミング発
生器３からの動作基本クロック１９を入力しＭＰＧ２−
１．２−２に必要な各種信号８亮生するクロック分周・
分配信号発生器８からのＭＰＧクロック１３を受け、夫
々、メモリ試験用パターンデータ２１−１．２１−２を
出力する。クーツク分周・分配信号発生器８は、Ｍ））
Ｇ２台から並列同時出力されたパターンデータ２１−１
．２１−２８、第２図Ｉζ示すように、１／２局期で交
互に出力させるために、Ｍ Ｐ Ｇ １および２用分配
信号１４−１．１４−２を出力切換アンドグー）１７−
１ 、１７−２に与える０オアゲート１２は、これらア
ンドゲート１７−１．１７−２の出力を入力とし、ＭＰ
Ｇ２台を用いた高速パターンデータ１８を出りし、次段
の波形生成器３０にて′タイミング発生器５からのタイ
ミング信号と組合せ、被試験メモリ３１への試験波形を
発生する。遅延器３２は、オアゲート１２から出力され
たパターンデータ１８のうち、比較器３３にて良否判定
を行なうための期待値データを、被試験メモリ３１から
の応答出力が比較器３５に到達する迄の遅れ時間分だけ
遅延させ、比較器６３での比較タイミングを調整する。
フェイルメモリ３４は、比較器３３の判定結果を取り込
み、試験終了後に計算機１で不良解析するためのデータ
を蓄える。
み、試験終了後に計算機１で不良解析するためのデータ
を蓄える。
一方、本発明の構成要素の一部である動作モード制御器
９は、上記高速メモリ３１の試験と、量産用低・中速メ
モリ多数個同時試験とを切換えるための動作モード制御
信号１５−１．１５−２を出力する。
９は、上記高速メモリ３１の試験と、量産用低・中速メ
モリ多数個同時試験とを切換えるための動作モード制御
信号１５−１．１５−２を出力する。
この制御信号がローレベルの時、オアゲート１０−１．
１０−２はクロック分周・分配信号分配発生器８からの
分配信号１４−１．１４−２を有効にしＭＰＧ２−１．
２−２の並列実行高速動作を可能とする。一方、該制御
信号がハイレベルの時、オアグー）１０−１ 、１０−
２の出力はハイレベルに固定され、ＭＰＧ２−１．２−
２の出力を単独に使用できるようになっている０ このときのＭＰＧ２−１．２−２の出力は、各々、波形
生成器４０．５０に入力し、被試験メモリ４１゜５１を
各々独立に試験する０ 計算機１は、以上の動作モード制御や、そのモードに応
じて動作イネーブル２２−１ 、２２−２ 。
１０−２はクロック分周・分配信号分配発生器８からの
分配信号１４−１．１４−２を有効にしＭＰＧ２−１．
２−２の並列実行高速動作を可能とする。一方、該制御
信号がハイレベルの時、オアグー）１０−１ 、１０−
２の出力はハイレベルに固定され、ＭＰＧ２−１．２−
２の出力を単独に使用できるようになっている０ このときのＭＰＧ２−１．２−２の出力は、各々、波形
生成器４０．５０に入力し、被試験メモリ４１゜５１を
各々独立に試験する０ 計算機１は、以上の動作モード制御や、そのモードに応
じて動作イネーブル２２−１ 、２２−２ 。
２２−３を用い、高速モードであれば、波形生成器５０
のみ有効にし、波形生成器４０．５０を無効とし、低・
中速モードでは波形生成器４０．５０を有効に、波形生
成器３０を無効にする。又、ＭＰＧ２−１゜２−２で実
行するマイクロプログラムは、並列実行用と単独実行用
とは同一とはならないため、並列実行時には単独実行用
プワダラムを計算機１にて変換し、これをバス７を通し
てＭＰＧ２−１゜２−２の命令メそりに書込んで実行す
る０なお、本実施例では波形生成器以降の構成は高速用
と低・中速用と同一とし、これら各部に入力されるべき
タイミング発生器３からのタイミング信号については省
略している。
のみ有効にし、波形生成器４０．５０を無効とし、低・
中速モードでは波形生成器４０．５０を有効に、波形生
成器３０を無効にする。又、ＭＰＧ２−１゜２−２で実
行するマイクロプログラムは、並列実行用と単独実行用
とは同一とはならないため、並列実行時には単独実行用
プワダラムを計算機１にて変換し、これをバス７を通し
てＭＰＧ２−１゜２−２の命令メそりに書込んで実行す
る０なお、本実施例では波形生成器以降の構成は高速用
と低・中速用と同一とし、これら各部に入力されるべき
タイミング発生器３からのタイミング信号については省
略している。
第１図の実施例では、動作モード制御器９を設けてモー
ド切換を行ない、第２図ζこ示したクロック分周・分配
信号発生器出力は従来より良く知られたカウンタやゲー
トなどで容易に実現できるように構成したが、このモー
ド制御器の機能を、このクロック分周・分配信号発生器
で実現することも一方法として有効である。又、このク
ロック分局器８の一部を取り出し、ＭＰＧ２−１．２−
２に各々専用に設けることにより、ＭＰＧ２−１゜２−
２単独実行の際のより自白度を高めることが可能となる
。
ド切換を行ない、第２図ζこ示したクロック分周・分配
信号発生器出力は従来より良く知られたカウンタやゲー
トなどで容易に実現できるように構成したが、このモー
ド制御器の機能を、このクロック分周・分配信号発生器
で実現することも一方法として有効である。又、このク
ロック分局器８の一部を取り出し、ＭＰＧ２−１．２−
２に各々専用に設けることにより、ＭＰＧ２−１゜２−
２単独実行の際のより自白度を高めることが可能となる
。
ＭＰＧは本実施例では２台構成としたが、任意の複数台
構成が可能であり、より高速化を図るとともに、同時試
験可能な被試験メモリ個数増加が実現できる。
構成が可能であり、より高速化を図るとともに、同時試
験可能な被試験メモリ個数増加が実現できる。
以上述べたように、本実施例１こよれば、研究開発など
にて要求される高速テスタと、試験能率を向上する低・
中速用２側御」時試験テスタとを１台のメモＩＪ Ｉ
Ｃ試験装置として実現可能となる。
にて要求される高速テスタと、試験能率を向上する低・
中速用２側御」時試験テスタとを１台のメモＩＪ Ｉ
Ｃ試験装置として実現可能となる。
本発明によれば、研究開発用などで使用される高速テス
タと、製造用に使用される多数個同時試験可能なテスタ
を１台のテストシステムで実現したので、テスタメーカ
側にとってはパターン発生器に関して、単独ｌこて使用
する低・中速用パターン発生器１台を用声し、１それを
組み合わせるだけで高速化が図れるおともに、テスタユ
ーザ側にとっては、高価なテスタ導入に際し、二重投資
を回避できる効果がある。
タと、製造用に使用される多数個同時試験可能なテスタ
を１台のテストシステムで実現したので、テスタメーカ
側にとってはパターン発生器に関して、単独ｌこて使用
する低・中速用パターン発生器１台を用声し、１それを
組み合わせるだけで高速化が図れるおともに、テスタユ
ーザ側にとっては、高価なテスタ導入に際し、二重投資
を回避できる効果がある。
又、複数個のメモリを内蔵したゲートアレイやマルチチ
ップモジュールなどメモリテスト機能としてはパターン
発生器の複数組搭載やそれらのより柔軟な運用を可能と
することが望まれており、本発明によりこれらに対応が
可能となる効果がある０
ップモジュールなどメモリテスト機能としてはパターン
発生器の複数組搭載やそれらのより柔軟な運用を可能と
することが望まれており、本発明によりこれらに対応が
可能となる効果がある０
第１図は本発明の一実施例に係るメモＩＪ Ｉ Ｃ試験
装置のブロック構成図、第２図は第１図に示すメモＩＪ
Ｉ Ｃ試験装置のタイミング動作図である。 １・・・計算機 ２−１．２−２・・・メモリパターン発生器（ＭＰＧ）
３・・・タイミング発生器 ７ ・・・ ノ（ス ８・・・クロック分局・分配信号発生器９・・・動作モ
ード制御器 １３・・・ＭＰＧクロック １４・・・ＭＰＧ用分配信号 １５・・・動作モード制御信号 １７・・・ＭＰＧ出カバターン １８・・・ＭＰＧ高速出カバターン １９・・・動作基本クロック
装置のブロック構成図、第２図は第１図に示すメモＩＪ
Ｉ Ｃ試験装置のタイミング動作図である。 １・・・計算機 ２−１．２−２・・・メモリパターン発生器（ＭＰＧ）
３・・・タイミング発生器 ７ ・・・ ノ（ス ８・・・クロック分局・分配信号発生器９・・・動作モ
ード制御器 １３・・・ＭＰＧクロック １４・・・ＭＰＧ用分配信号 １５・・・動作モード制御信号 １７・・・ＭＰＧ出カバターン １８・・・ＭＰＧ高速出カバターン １９・・・動作基本クロック
Claims (1)
- １、同期したクロックで動作するＮ個のメモリテストパ
ターン発生器と、これ等の出力を前記クロックのＮ倍の
速度で順次切換え可能とする切換手段と、該切換手段の
出力を単独に使用する制御手段からなるパターン発生手
段と、該パターン発生手段の発生パターンをもとに被試
験ＩＣへ供給する試験波形の生成手段と、被試験ＩＣか
らの出力を比較し良否判定を行なう比較器と、前記同期
クロック、切換手段への入力信号、波形生成用のクロッ
クおよび良否判定信号を発生するタイミング発生手段と
、前記各手段に対する制御手段を設けたことを特徴とす
るメモリＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62009822A JPS63179268A (ja) | 1987-01-21 | 1987-01-21 | メモリｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62009822A JPS63179268A (ja) | 1987-01-21 | 1987-01-21 | メモリｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63179268A true JPS63179268A (ja) | 1988-07-23 |
Family
ID=11730829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62009822A Pending JPS63179268A (ja) | 1987-01-21 | 1987-01-21 | メモリｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| JP2007093547A (ja) * | 2005-09-30 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP2007093318A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
-
1987
- 1987-01-21 JP JP62009822A patent/JPS63179268A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| JP2007093318A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP4640077B2 (ja) * | 2005-09-28 | 2011-03-02 | 横河電機株式会社 | 検査信号生成装置及び半導体検査装置 |
| JP2007093547A (ja) * | 2005-09-30 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP4640086B2 (ja) * | 2005-09-30 | 2011-03-02 | 横河電機株式会社 | 検査信号生成装置及び半導体検査装置 |
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