JPH06342036A - 電子デバイスの試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】 電子デバイスの試験装置、特に集積回路テス
タであり、メモリまたは論理／メモリの組み合わせを試
験するよう特に設計されたものが、多数のピンチャンネ
ルを有する。各々のピンチャンネルは圧縮解除制御ユニ
ット１８と通ずるシーケンスコントローラ１７を含む。
この組み合わせは非常に高速であり、それぞれのピンチ
ャンネルを被試験デバイス２１のメモリアドレスまたは
データピン、或いは論理ピン２７ｃとして指定すること
を可能にする。中央コントローラ２２がシーケンスコン
トローラの命令メモリに対する必要な制御命令をもたら
す。論理ピンに割り当てられた全てのシーケンスコント
ローラは基本的に同じプログラムを実行し、そこにおい
てピンの適合化はベクトルメモリ１９ｃにより行われ
る。対照的に、アドレスピンに割り当てられたシーケン
スコントローラ１７ａ，１７ｂは異なるピン特異な命令
を実行する。 【効果】 ＡＳＩＣの如き混合的なロジック／メモリ回
路を、信頼できる迅速な仕方で試験することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも１つの端子
を備える電子デバイスの試験装置に関するものであり、
この装置は、前記端子又は特定の端子の組に割り当てら
れる、少なくとも１つの端子チャネルを有する。さらに
一般的に言えば本発明は、集積回路テスタ（ＩＣテス
タ）、基板テスタその他のテスタ回路要素に用いられ
る、構造的な概念に関するものである。集積回路テスタ
の場合には、本発明は特に、メモリを試験するように設
計された、又はＡＳＩＣのような論理及び記憶機能を備
えた集積回路コンポーネントを試験するように設計され
た集積回路テスタを取り扱うものである。

【０００２】

【従来の技術】本発明は、電子デバイスに関するあらゆ
る種類のテスタを取り扱うが、先ずはこれに関する問題
で本発明の基礎をなすものについて、集積回路テスタの
場合について説明する。

【０００３】集積回路テスタは一般に、プリント回路基
板に対するハンダ付けといった、アセンブリに対する挿
入又は実装に先立って、ＩＣの機能性を試験するために
提供されている。ＩＣの誤動作が基板レベルでしか検出
できない（例えば、基板テスタによって）場合、完全な
基板を無駄にしなければならないか、或いは少なくとも
欠陥のあるＩＣを除去するといった、コストのかかる措
置が必要になる。しかして集積回路テスタは、アセンブ
リの初期段階において、欠陥のあるＩＣを検出すること
を保証する。この側面は、集積度が増すにつれて、即ち
半導体チップの記憶密度が高くなるにつれて、ますます
重要になっている。

【０００４】従来、論理回路を含む集積回路とメモリを
含む集積回路の試験には、異なる概念が用いられてき
た。前者のグループのデバイスは多くの場合「ＬＳＩテ
スタ」と呼ばれ、後者のグループのデバイスは「メモリ
テスタ」と呼ばれてきた。

【０００５】集積回路テスタを分類する別のアプローチ
は、それらの内部構造によるものである。技術的には２
つの一般的概念、即ち「共用資源」アプローチと、「分
散資源」又は「ピン毎資源」アプローチが知られてい
る。

【０００６】留意すべき重要な点は、集積回路テスタ
が、試験すべきデバイス（いわゆる「被試験デバイス」
又は「ＤＵＴ」）の特定の端子（ピン）専用の論理回路
から構成されるということである。換言すれば、ＩＣテ
スタには同種類の論理回路が多数個、即ちＤＵＴの全て
のピンに１つずつ存在する。ＩＣテスタが、所定の最大
数ｎのピンを備えたＤＵＴを試験するようにセットアッ
プされている場合、このことは、同じピン回路をｎ個設
けなければならないとことを意味している。ｎは、最新
技術による半導体チップ及び関連するパッケージング技
術を考慮すると、概算で数百、或いは数千を超える可能
性さえある。

【０００７】ピン回路（ピンチャネル又は端子チャネ
ル）は一般に、割り当てられたピンのドライバ回路と、
また殆どの場合にはフォーマッタ及びコンパレータ回路
とから構成される。後者は、データ及びタイミング情報
を組み合わせる（フォーマッタ）か、或いは割り当てら
れた端子から受信した信号のタイミング及び正しい論理
状態を試験する（コンパレータ）回路である。ここに説
明する種類のフォーマッタを開示するEP-B-329 798号及
び欧州特許出願第91119190.6号、及びコンパレータに関
してDE-C-33 46 942号、EP-B-325 670号及び欧州特許出
願第91119165.8号を参照されたい。

【０００８】しかしながら、各種制御回路のように、必
ずしもＤＵＴの全てのピンに割り当てられるとは限らな
い回路も存在する。これに関して「共用資源」は、制御
回路又はその一部が、多数のピンの間で共用されること
を意味している。例えば、制御回路は１つだけ設ければ
よく、共通バスを介してピンチャネル（端子チャネル）
と通信する。これによって、ＤＵＴの全てのピンについ
て制御回路を複製する必要がなくなる。しかしながらこ
れは、いくつかの設計上の制約、とりわけ速度の制約を
意味することになる。

【０００９】これに対し「ピン毎資源」アプローチで
は、全てのピンチャネルについて、制御回路、又は少な
くともその速度に重要な部分が設けられる。このアプロ
ーチによれば、上述の速度上の制約を克服することがで
きるが、制御回路をｎ個設けなければならないので、極
めて高価なものになる可能性がある。また「ピン毎」資
源の速度でさえ、特定の用途の条件に合致しない場合も
ある。

【００１０】古典的なメモリテスタの場合、中央アルゴ
リズムパターンジェネレータ（ＡＰＧ）が設けられてい
た（全ピンチャネルの共用資源として）。ＡＰＧは、い
くつかのＰＣ基板又は少なくともカスタム化ＩＣ（ＡＳ
ＩＣ）から構成される、極めて複雑で高価なデバイスで
あった。一般にはそれによって、ＤＵＴのｘアドレスに
関する第１のジェネレータ、ｙアドレスに関する第２の
ジェネレータ、（第３の）データジェネレータ、及びコ
ントローラが提供された。これらの動作については、Ｄ
ＵＴにおけるゼロパターンの生成によって明らかにする
ことができる。この場合、データジェネレータは、永続
的な「０」を生成する。ｘアドレスジェネレータは、
「０」から所定の終端アドレスまで実行し、他方ｙアド
レスジェネレータはその値を保持する。ｘアドレスジェ
ネレータがその終端アドレスに達すると、それはすぐに
「0」にリセットされ、ｙアドレスジェネレータは１だ
けインクリメントされ、ｘアドレスジェネレータは再び
「０」からその終端アドレスまで実行する。試験を受け
るメモリの全てのセルに「０」が納まるまで、このプロ
セス全体が続行される。

【００１１】こうした従来技術によるＡＰＧのコントロ
ーラには、生成すべきシーケンスを納めたプログラマブ
ルメモリ、又はこうしたシーケンスを生成するプログラ
ムが含まれている。

【００１２】本質的に「共用資源」アプローチに基づい
て設計されたテスタは、例えば米国特許第4,450,560号
に開示されている。

【００１３】制御信号の相互接続、及びそれによって生
じる伝播遅延時間のために、従来の設計によるＡＰＧは
限られた速度でしか動作することができないことが理解
されている。これは、従来技術において一般的な方法で
あった、極めて高速で高価なＡＰＧが利用される場合で
さえもあてはまる。

【００１４】このように、「共用資源」の概念を利用し
た従来技術によるメモリテスタは、許容可能な速度でメ
モリを試験するという要求に合致しない。このことは特
に、メモリ容量が増大するにつれて当てはまり、試験速
度を高める必要性が存在している。

【００１５】メモリだけでなく、同じチップ上に論理回
路を含む集積回路が多くなるにつれて、別の問題が生じ
てくる。このことは特に、ＡＳＩＣのようなカスタム化
ＩＣにあてはまる。所定の時間フレームにおけるメモリ
又は論理試験を特定的に指定している従来技術によるＩ
Ｃテスタでもって、こうしたデバイスを試験することは
殆ど不可能である。メモリ及び論理試験回路を組み込ん
だ組み合わせテスタであっても、これらのニーズには適
合しない。こうしたテスタは、論理ピンとして指定され
たピンに対しては、メモリピンとして指定されたピンと
比較して、異なる回路を設けなければならない。しかし
ながら、ＡＳＩＣピンの指定は予め決められたものでは
なく、ＡＳＩＣが異なればピンの指定も異なるので、実
行中にピンチャネル、及び中央資源に対するそれらの接
続を交換又は再構成する必要性が生ずる。さらに悪いこ
とに、動作時にピンの定義を変えてしまう集積回路デバ
イスもある。こうしたデバイスは、メモリ／ＩＣ組み合
わせテスタでは、全く試験することができない。

【００１６】上述の米国特許第4,450,560号には、２つ
のモード間におけるスイッチングに備えてスイッチが設
けられた、組み合わせ形のロジック／メモリテスタに関
するアプローチが開示されている。しかしながら、この
スイッチは複雑で高価であり、動作速度を低下させる。
この従来技術のテスタは「共用資源」の概念を用いてい
るため、速度はさらに低下する。さらに、この従来技術
によるテスタは、許容可能な時間限界内でピン定義の変
更に対処することができない。

【００１７】これに関して、従来技術によるロジックテ
スタ（ＬＳＩテスタ）が、メモリテスタに比べて、異な
る概念に基づくものである点に留意するのが重要であ
る。いわゆるシーケンサ（基本的には、ジャンプ、サブ
ルーチン等を実施できるように、付加的な制御回路を備
えたカウンタ）によって、メモリに送られるアドレスが
生成される。本明細書では「ベクトルメモリ」と呼ぶこ
のメモリは、アドレスをデコードして、通常「フォーマ
ッタ／コンパレータ」回路と呼ばれるピン特異な回路
に、対応アドレスに記憶されているデータを供給する。
フォーマッタはベクトルメモリから受信したデータを処
理し、通常はエッジジェネレータによって生成されるタ
イミング情報とリンクさせる。同様に、コンパレータは
ＤＵＴによって生成されるデータを、正確な論理状態に
ついてだけでなく、タイミングの正確さについてもチェ
ックする。フォーマッタとコンパレータは両方とも、被
試験デバイスの単一のピンに接続される。

【００１８】欧州特許出願第91119189.8号には、シーケ
ンサアドレスをデコードするさらに進んだアプローチが
解説されており、その内容はここでの参照によって本明
細書中に取り入れるものとする。この文献に開示の概念
は、「波形メモリ」と呼ばれる追加メモリを利用して、
ベクトルメモリの出力をさまざまな動作へとデコード
し、ＤＵＴに対する複数の操作を可能にするものであ
り、こうした動作の定義は、波形メモリの内容を置換す
るだけで簡単に変更することができる。なお本発明にお
いても、ベクトルメモリ／波形メモリのアプローチを利
用することができる（後述）。

【００１９】従来技術のロジックテスタも、共用資源ア
プローチを用いている。即ちシーケンサが中央資源とし
て設けられ、これに対してベクトルメモリ、フォーマッ
タ及びコンパレータがピン毎に設けられる。この概念
は、共用資源の概念を用いたメモリテスタの場合と同じ
タイミング制限を受けるものであった。そこで「ピン
毎」アプローチに基づくロジックテスタも開発されてい
る。即ち、全てのピンチャネルに対して特異なシーケン
サが設けられるものである。これら種々の「ピン」シー
ケンサは全て同一、即ち同じプログラムを実行する。特
定のピンに対する適合は、それぞれのベクトルメモリに
記憶された異なるデータによって行われる。この概念は
商業的成功を収めたが、それはシーケンサが比較的単純
で安価なユニットであり、シーケンサが多数あってもロ
ジックテスタ全体の価格をそれほど押し上げなかったか
らである。

【００２０】

【発明が解決しようとする課題】しかしながらこれらの
従来技術による解決策は全て、組み合わせ形のＩＣテス
タには適していない。こうしたテスタは、ピン定義が時
間につれて又はＩＣ毎に変化する場合でさえも、上述の
ＡＳＩＣの如き混合的なロジック／メモリ回路を、信頼
できる迅速な仕方で試験できなければならない。従っ
て、こうしたテスタに対するニーズが存在している。

【００２１】同様に、妥当な価格でもって、従来技術に
よるメモリテスタよりも速く動作するメモリテスタに対
するニーズが引き続き存在している。本発明は、これら
両方の基本的な課題の解決を目指している。

【００２２】また、従来技術によるロジックテスタより
も動作が高速で、必要なハードウェアが少ないロジック
テスタを提供することも望ましい。

【００２３】同様の課題が、基板テスタ、及び他の電子
デバイスの試験装置の分野にも存在することが理解され
よう。例えば基板テスタは、ブランク基板、即ち電気的
接続だけしか問題とならない無実装基板、又は実装基板
の何れかを試験するために提供される。前者の場合は取
るに足らないが、後者の場合は大規模な試験回路が必要
になる。なぜなら基板上のコンポーネントは種々の機能
を果たす可能性があるからである。この意味で基板テス
タは、集積回路テスタよりも一層複雑となりうることが
理解されよう。なぜなら基板には、例えばデジタル論理
回路、メモリ、アナログ回路その他といった、異なる技
術によるコンポーネントが実装される可能性があるから
である。従って、十分な速度を備え、妥当な価格でもっ
て基板の全機能を試験することが可能な基板テスタに対
するニーズもまた存在している。

【００２４】本発明がさらに、基板テスタ、ＡＳＩＣテ
スタその他の関連する電子デバイステスタを提供するこ
とを課題とすることが理解されよう。

【００２５】

【課題を解決するための手段】以下の特徴を備える上述
した種類の装置において、上記の課題は解決され、また
関連する利点が得られるものである。即ちその特徴と
は、第１のベクトルシーケンスを発生するためのシーケ
ンスコントローラと、このシーケンスコントローラによ
り制御され、圧縮解除信号を発生してシーケンスコント
ローラに供給する少なくとも１つの圧縮解除制御ユニッ
トとからなり、前記シーケンスコントローラがさらに、
第１のベクトルシーケンスに応じて、且つ前記圧縮解除
制御ユニットから受信した圧縮解除信号に応じて、第２
のベクトルシーケンスを発生する条件付きベクトル処理
手段を含むことである。

【００２６】本発明の概念、及び本発明を構成する特徴
を説明するためには、それが実際に作られた過程を考察
するのが有用であろう。

【００２７】ＬＳＩとメモリ試験データとの間でスイッ
チングを行うのに、複雑で高価なハードウェアを必要と
しない、組み合わせ形のロジック／メモリテスタが必要
とされた。同様の要求が、こうしたメモリテスタについ
ても存在した。

【００２８】本発明者らが考慮したアプローチの１つ
は、メモリテスタにおいても「ピン毎」アプローチを用
いることであった。このことは、ＡＰＧ（アルゴリズム
プログラムジェネレータ）をピン毎に設けなければなら
ない（全てのピンにシーケンサが設けられる、ロジック
テスタの「ピン毎」アプローチと同様に）ことを意味す
る。しかしながら、この概念の適用可能性を制限する２
つの基本的制約があることが着目された。

【００２９】第１に、シーケンサは、簡単に幾つも設け
ることが可能な比較的安価なコンポーネントである。こ
れに対し、メモリ試験に必要なＡＰＧは極めて複雑で高
価であり、従来のＡＰＧを数百も組み込んだテスタを製
品化することは困難である。これは部分的には、シーケ
ンサは単一のアドレスを発生し、それだけがロジックテ
スタにおける「ピン毎」ベクトルメモリの全てについて
有効であるのに対し、ＡＰＧは、「ピン毎」アーキテク
チャにおいては単一ビットだけしか必要とされないのに
メモリの全てのセルについてｘ及びｙアドレスを生成す
る、という事実によるものである。換言すれば、「ピン
毎ＡＰＧ」構造は、膨大なオーバヘッドを生ずることに
なる。

【００３０】第２に、ＤＵＴ（被試験デバイス）のピン
毎にＡＰＧを設けても、ロジック／メモリの組み合わせ
機能性を備えたＤＵＴの試験に関する問題を解決するこ
とにはならないことが着目される。ロジック／メモリデ
バイスの試験は、「ピン毎ＡＰＧ」の原理の別の欠点を
示すことになる。即ち、こうした組み合わせ形デバイス
のピンの殆どは通常は論理ピンであるのに、ＡＰＧは全
てのピンに対して設けねばならなかった。しかしながら
ピンの定義は、ＡＳＩＣ毎に、或いは動作中であっても
変化しうるため、割り当てられたピンが場合によっては
メモリピンとしても動作しうるという理由だけで、依然
として全てのピンに対してＡＰＧを設ける必要性があっ
た。この後者を考慮することによって、「ピン毎ＡＰ
Ｇ」の概念によって生じるオーバヘッドはさらに明らか
となろう。かくして、「ピン毎ＡＰＧ」の概念に基づく
メモリ又はロジック／メモリテスタは、数百又は数千の
ＡＰＧが必要とされることから、製品化が困難なものと
なる。

【００３１】ロジック／メモリの組み合わせ形デバイス
の試験に関する問題を克服するための解決策の１つであ
って、実際に本発明よりも前に考慮されたものは、ロジ
ックテスタ及びメモリテスタを別個に設け、ロジックテ
スタ及びメモリテスタにより発生され、受信された信号
をリンクするスイッチマトリックスを用いることであ
る。しかしながら、こうしたスイッチマトリックスは、
必要なピンの総数（数千のピン）のため、極めて大きい
ものとならざるをえない。さらに、スイッチマトリック
スは極めて高速であることが要求される。こうした条件
を満たすスイッチマトリックスを今日の技術で製造でき
るか否かは疑問であり、たとえ可能であったとしても、
その圧倒的なコストのため、製品化は困難である。

【００３２】本発明は、新規な、且つ従来にない考察に
基づいて、基本的な問題を解決するものである。本発明
によれば、第１のベクトルシーケンスを生成するため
に、シーケンスコントローラが設けられる。このシーケ
ンスコントローラは、従来の設計とすることが可能であ
る、即ち比較的単純で、安価なコンポーネントである。

【００３３】シーケンスコントローラには、シーケンス
コントローラにより制御され、圧縮解除信号を発生して
シーケンスコントローラに供給する、圧縮解除制御ユニ
ットが割り当てられる。これは、本発明と従来技術を区
別する、第１の主たる特徴である。一般に圧縮解除制御
ユニットは、制御信号又は制御パターンを、シーケンス
コントローラから受信する。これらの制御信号は圧縮解
除制御ユニットによって、好ましくは基本的にシーケン
スコントローラとは無関係に処理される。こうした独立
した動作の一例は、圧縮解除制御ユニットが独自のクロ
ックで走り、かくして圧縮解除制御ユニットに起動パラ
メータをロードしたならば、シーケンスコントローラが
圧縮解除制御ユニットに関連した監視タスクを実施する
必要がないということである。かくして圧縮解除制御ユ
ニットは信号を準備し（この意味は後述する）、関連操
作からシーケンスコントローラを解放する。

【００３４】シーケンスコントローラにはさらに、条件
付きベクトル処理手段が含まれている。この条件付きベ
クトル処理手段には、圧縮解除制御ユニットから受信し
た圧縮解除信号だけでなく、シーケンスコントローラに
よって発生する第１のベクトルシーケンスも供給され
る。これにより条件付きベクトル処理手段は、それに供
給される信号、即ち圧縮解除信号だけでなく、第１のベ
クトルシーケンスにも基づいて、第２のベクトルシーケ
ンスを生成することになる。

【００３５】この種の動作の典型的な例は、第１のベク
トルシーケンスが、同時に発生される２つ以上の異なる
サブシーケンスから構成される場合である。圧縮解除信
号は、これらサブシーケンスのうちの何れをシーケンス
コントローラの出力に供給するかを決める。正式にはこ
れは、「Ｃに従ってＡ又はＢを出力に送る」といった命
令に相当し、ここでＡ及びＢがサブシーケンス、Ｃが圧
縮解除信号である。もちろん、条件付きベクトル処理手
段は、第１のベクトルシーケンスにゲート制御を施した
り、第１のベクトルシーケンスと圧縮解除信号の間で任
意の種類の論理的組み合わせを実施するといったよう
な、他の機能又は関連する機能を実行することもでき
る。

【００３６】この構造の基本的な利点は、圧縮解除制御
ユニット（極めて単純な設計が可能である）以外には殆
どコストを追加しなくても、速度が大幅に上昇すること
である。特に、既知のシーケンサと基本的に同じか、又
は同様の構造を備えたシーケンスコントローラを利用す
ることが可能である。圧縮解除制御ユニットによって、
シーケンスコントローラは、アドレス生成のような時間
のかかるいくつかのタスクから解放される（後記参
照）。実際、シーケンスコントローラは必要な起動条件
を与えるだけですみ、さらに場合に応じて圧縮解除制御
ユニットに付加的な制御情報を供給してその動作に影響
を与えることができる。しかしながら、圧縮解除制御ユ
ニットの動作は基本的に、シーケンサの計算能力又は論
理能力を全く消費しない。換言すれば、圧縮解除制御ユ
ニットは基本的に自力制御式であり、境界条件を定義す
る幾らかの制御情報を必要とするだけである。なお、圧
縮解除制御ユニットは独立したコンポーネントとするこ
ともできるが、例えば同じチップ上において、シーケン
スコントローラと一体化することも可能であるという点
に留意しなければならない。

【００３７】好ましい重要な実施例においては、圧縮解
除制御ユニットは、シーケンスコントローラから受信し
た制御信号を展開して圧縮解除信号とする。さらに、条
件付きベクトル処理手段は、条件付きオペランドで命令
を実行することができるが、この条件付きオペランドの
条件は、圧縮解除制御ユニットから受信した圧縮解除信
号によってセットされる。

【００３８】既に上述したように、本発明は特に、集積
回路テスタに用いるのに適している。本発明の特に好ま
しい１つの実施例においては、集積回路には少なくとも
メモリセクションが含まれており、多数の端子又はピン
が設けられている。そこにおいて少なくとも第１のサブ
セットをなすピンが、少なくとも一時的にアドレスピン
として動作可能であり、少なくとも第２のサブセットを
なすピンが、少なくとも一時的にデータピンとして動作
可能である。この記述には、純粋なメモリ又は純粋な論
理回路だけでなく、論理／メモリの混合回路である集積
回路も含まれる。

【００３９】この実施例の場合には、第２のサブセット
をなすピン、即ちアドレスピンの基本的に全てのピンに
ついて、最初に論じた種類の端子チャネルが設けられる
のが好ましい。換言すれば、基本的に全てのアドレスピ
ンについて、関連する圧縮解除制御ユニットを含むシー
ケンスコントローラが設けられる。しかしながら、上述
の種類の端子チャネルを、データピン、制御ピン、論理
ピン、アナログピンその他の如き、他のピンについて設
けることもできることが理解されよう。

【００４０】アドレスピン毎に（又は全てのピンについ
て）シーケンスコントローラ及び圧縮解除制御ユニット
が設けられた、こうした集積回路テスタの動作について
は、下記のように説明することができる。

【００４１】圧縮解除制御ユニットの動作は、シーケン
スコントローラで実施した場合にはかなりの量の計算時
間を必要とする、アドレス、データ、制御バイト等の高
速生成に焦点を合わせたものである。基本的には、圧縮
解除制御ユニットは、シーケンサによってセットされる
起動条件及び境界条件を利用して、アドレスのような完
全な（即ち展開された）信号列を生成する。

【００４２】圧縮解除制御ユニットの例には、アドレス
ジェネレータ、データジェネレータ、制御バイトジェネ
レータ、状況バイトジェネレータ等がある。これらのう
ちのいくつか、特にアドレスジェネレータについて、さ
らに詳細に後述する。

【００４３】圧縮解除制御ユニットは、圧縮解除信号を
シーケンサに送り返し、これによってシーケンサは、Ｄ
ＵＴの割り当てピンについて動作するのに必要なベクト
ルを生成するという、基本的に単純ではあるが、極めて
時間を浪費するタスクから解放される。かくしてシーケ
ンサは、極めて速い試験速度においてさえも、リアルタ
イムで割り当てピンの制御を行うことができる。本発明
の「多重シーケンサ」構造をメモリ試験に適合したもの
としているのは、まさにこの概念である。

【００４４】しかしながらその他にも、従来技術のロジ
ックテスタにおいて用いられた「多重シーケンサ」アプ
ローチとの相違があることに留意しなければならない。
上述のように、既知のロジックテスタの「ピン毎」概念
の場合には、全てのシーケンサが基本的に同じプログラ
ム（又はマイクロプログラム）を実行する。これは、シ
ーケンサが少なくともメモリ試験モードにおいて、異な
るプログラム、即ちＤＵＴの割り当てピンに特異的に適
合されたプログラムを実行する本発明とは対照的であ
る。

【００４５】従って、本発明による独特なシーケンサ／
圧縮解除制御ユニットの組み合わせは、実際上は部分的
なＡＰＧ、即ちＤＵＴの特定のピンに適合されたＡＰＧ
を構成するものであると言うこともできる。実際、本発
明による圧縮解除制御ユニットは、好ましくはシーケン
サに送り返される１ビット情報、特に１ビットアドレス
を生成する（但し本発明はこの側面に限定されない）。
単一のピンだけしか制御する必要がないので、シーケン
サもまた１ビットモードで機能することが好ましい。特
に信号圧縮（例えばアドレス生成）が高速ハードウェア
によって実施され、従ってシーケンサが余分な計算時間
を費やす必要がなくなるため、これによりその動作は非
常に高速となる。

【００４６】上記に開示したテスタの概念は、メモリ試
験のニーズに対して極めてよく適合することが判明して
いる。かくして本発明は、新種のメモリテスタを確立す
るものである。事実このテスタは、メモリだけを含む集
積回路を非常に高速で試験するのに適している。このテ
スタは、上述のスイッチマトリックスやピン毎のＡＰＧ
のような、多数の高価なハードウェアを必要とせず、手
頃な価格で販売することが可能である。

【００４７】さらに、本発明の根底をなす概念は、メモ
リ試験の実行だけでなく、論理試験、及びこれら双方の
組み合わせにさえも理想的に適合していることが判明し
た（後者の側面は、上述のＡＳＩＣのように両方の種類
の回路を含む集積回路について特に重要である）。これ
はシーケンサが、ロジックテスタシーケンサの機能、即
ちちょうど従来技術のロジックテスタによるシーケンサ
が行っていたように、論理ピンに試験パターンを供給す
るという機能を実行することができるためである。本発
明によるピン回路を被試験デバイスの任意のピンに対し
て、その特定のピンの機能性（アドレスピン、データピ
ン、論理ピン等）に関する事前の知識がない場合でも接
続することを可能にするのは、この二重の機能である。
このピンは動作中に、その定義を変化させることさえ可
能であり、それでも試験を行うことができる。

【００４８】従来技術のデバイスにおけるように、ピン
の定義変更時に、ピン回路の相互接続（及び中央資源に
対する接続）を変更する特別の必要はない。同様に、高
価で低速のスイッチ（米国特許第4,450,560号によるテ
スタで、メモリ試験モードと論理試験モードの間でスイ
ッチングを行うのに必要とされるような）も回避され
る。

【００４９】上記においては、メモリ試験モードの場合
に、各種シーケンサが全て、割り当てピンに基づいて異
なるプログラムを実行することを記述した。しかしなが
ら、論理試験モードの場合には、それらは全て同じプロ
グラムを実行することができる（従来技術によるロジッ
クテスタにおけるように）。だがこれは、本発明の実施
に必要な条件ではない。しかしながら、本発明の好まし
い実施例においてはベクトルメモリ（デコーダメモリ）
が設けられ、その場合には全てのシーケンサは、それぞ
れのベクトルメモリに割り当てピンに特異なデータがロ
ードされた場合、同じプログラムを実行することが可能
である。この実施例には、ＩＣの動作中、あるいは異な
るＩＣ間においてピンが定義を変更した場合、ベクトル
メモリに対する再ロードを簡単に行うことができるとい
う利点がある。別の好ましい実施例において本発明は、
欧州特許出願第91119189.8号に開示された如き第２のメ
モリ（波形メモリ）を、この文献に記載の利点と共に特
徴とするものである。

【００５０】さらに別の有利な実施例においては、シー
ケンスコントローラとＤＵＴの割り当てピンの間に上述
の種類のフォーマッタ／コンパレータ回路が相互接続さ
れ、或いはシーケンスコントローラとデコーダメモリの
間にバッファ（好ましくは先入れ先出しメモリ）が設け
られる。

【００５１】本発明の広範な適用可能性を示すさらに他
の側面がある。これは、本発明によるピンチャネル（ピ
ン回路）が、被試験デバイスのアドレスピンの駆動（メ
モリ試験モードの場合、又は純粋なメモリ試験用にセッ
トアップされた場合）、あるいは論理ピンの駆動（論理
試験モードの場合）に利用できるだけではないことであ
る。本発明のピンチャネルは、データピン（メモリ試験
モードの場合）、制御ピン（何れのモードでも）、及び
基本的にはＤＵＴの他の何れの種類のピンの駆動にも利
用することが可能である。

【００５２】従って集積回路テスタは、同じ回路、即ち
本発明によるピン駆動回路でもって、基本的にはＤＵＴ
の全てのピンをそれらの機能性とは関係なく駆動するよ
うにセットアップすることができる。１種類のピンドラ
イバだけしか備える必要がないので、これによってハー
ドウェア構成、記憶保持その他が特に容易（及び安価）
となるのは明らかである。しかしながら本発明では、本
発明のピン回路によって、ＤＵＴの特定のサブセットを
なすピン、例えばデータピンだけしか駆動されない事例
も取り扱われることが理解されよう。

【００５３】本発明の好ましい実施例においては、シー
ケンスコントローラのほぼ全てに接続された中央コント
ローラが設けられ、この中央コントローラが、シーケン
サの各々の一部をなす命令メモリの内容を制御する。こ
のコントローラは、各種のピンチャネルを同期させ、
「ピン毎」のシーケンサに制御情報を提供し、試験結果
を収集する等のようにセットアップすることが可能であ
るが、局所的に実施される時間にクリティカルな試験シ
ーケンスには実際には関与しない。

【００５４】さらに、本発明の別の有効な実施例の場合
には、中央コントローラは、各シーケンスコントローラ
の命令メモリに対して、特にその割り当てピンだけのた
めの命令をロードするように適合させることが可能であ
る。これは、テスタの可変性を増すために重要な特徴で
ある。特に中央コントローラは、ピンの定義が変化した
場合に、各種シーケンサのメモリに納められた命令集合
を簡単に交換、即ちダウンロードすることが可能にな
る。

【００５５】メモリ試験の場合にも、中央コントローラ
をプログラムして、割り当てピン毎について、全体とし
ての試験手順とは異なる命令を生成させることが可能で
ある。即ち「全体として」の試験パターンは、中央コン
トローラだけにしか分からず、中央コントローラはこの
試験パターンを変形して、より単純なピン専用の多数の
プログラムとし、これらが次いでシーケンサにダウンロ
ードされて実行される。

【００５６】かくして本発明の好ましい実施例において
は、シーケンスコントローラは基本的にＤＵＴの全ての
ピンに対して、少なくとも永続的に又は場合によってア
ドレスピンとして動作可能なピンに対して割り当てられ
る。シーケンスコントローラは基本的に、既知のシーケ
ンサと同じか又は類似の構造を備えるものでよい。これ
は純粋なロジックテスタにおいては既知のところである
が、メモリテスタ又はロジック／メモリテスタにとって
は新規なアプローチである。これはまた驚くべきことで
ある。なぜならどのような当業者も、論理試験について
アドレスを生成するように設計されてはいるものの、シ
ーケンサがメモリ試験にも有効であるとは予想しなかっ
たからである。

【００５７】実際、シーケンサだけを使用することでは
ニーズに適合しない。なぜならそれは必要な速度でメモ
リアドレスを生成し、制御することができないからであ
る。このため例えば、基本的に外部制御を受けずに、ア
ドレス（及び／又はデータのような他のデジタル信号）
を生成可能な圧縮解除制御ユニットに注目が集まること
になる。

【００５８】分散端子チャネル及び中央コントローラに
関する上述の概念を、集積回路テスタ以外のテスタにも
拡張可能であることは理解されるであろう。

【００５９】本発明による圧縮解除制御ユニットは、ア
ドレスジェネレータ（特に１ビットアドレスジェネレー
タ）とするか、又はこれを含むことが可能である。こう
したアドレスジェネレータは例えば、分周器（例えばフ
ィードバックループを備えたフリップフロップ）、シフ
トレジスタ等を特徴として有している。しかしながら、
最も好ましい解決策では、少なくとも１つのカウンタ
（又は一連のカウンタ）が設けられる。

【００６０】次に、メモリ（又はメモリ／論理の混合構
造を備えたＩＣ）に関する、最も一般的な試験パターン
について言及する。

【００６１】メモリ試験に用いられる最も単純な試験パ
ターンの１つは、いわゆる「Ｎパターン」である。１つ
の例として、メモリに書き込まれ（Ｎをメモリセルの総
数とした場合、Ｎ回のアドレス生成サイクル）、その後
読み取られて正確度のチェックが行われる（別のＮ回の
アドレス生成サイクル）パターンがある。つまり、アド
レス生成サイクルは、全部で２Ｎ回になる。

【００６２】これは、カウンタによって理想的に実施す
ることが可能なタスクである。カウンタは、シーケンサ
によって１回プリセットされ、起動されると、Ｎパター
ンの試験に際して必要な全てのアドレスを自動的に送り
出す。

【００６３】別のより高度なメモリ試験方法は、いわゆ
る「N²パターン」である。この方法では、「ホームセ
ル」及び「アウェイセル」の概念が用いられる。例え
ば、メモリ内における１つのセル（ホームセル）の内容
は一定に保持され、これに対してメモリ内の他の全ての
セル（アウェイセル）は変更されて、アウェイセルにお
ける何らかの遷移によってホームセルの内容が影響され
るか否かチェックされる。このプロセスは、メモリ内の
全てのセルが、一度「ホームセル」として動作されるま
で続行される。この概念を逆にすることも可能である。
即ちメモリ内の１つのセルを除く全てのセル（ホームセ
ル）を一定の値に保持し、残りのセル（アウェイセル）
の内容を変更して、この変更によってホームセルに何か
遷移が生じたか否かをチェックすることができる。

【００６４】この種のメモリ試験に特に適した圧縮解除
制御ユニットには、試験サイクルに際して内容が一定に
保持される少なくとも１つの第１のメモリセルのアドレ
スが割り当てられた端子のアドレスビットを少なくとも
生成するようにセットアップされている第１のカウンタ
と、試験サイクルに際して内容が変動する少なくとも１
つの第２のメモリセルのアドレスが割り当てられた端子
のアドレスビットを少なくとも生成するようにセットア
ップされている第２のカウンタが含まれている。

【００６５】即ち第１のカウンタはホームセルのアドレ
スを生成するが、第２のカウンタはアウェイセルのアド
レスを生成する。ホームセルが単一である第１の例を取
り上げると、第１のカウンタ（ホームセルを示す）は周
期が長く、第２のカウンタ（アウェイセルを示す）は周
期が短い。第１のカウンタは一定の値に保持されるが、
第２のカウンタはメモリの全てのセルにわたってカウン
トする。第２のカウンタは、メモリ内の最後のセルに達
するとすぐにリセットされるが、第１のカウンタは１だ
けインクリメントされ、それによって次のホームセルを
規定するといった具合である。

【００６６】このプロセス全体は、例えばカウンタの
「保持／実行」入力、そのプリセット入力、又はそのク
ロック入力を制御することによって、２つのカウンタを
始動、停止、制御可能なシーケンサの制御下で実行され
る。代替案として、カウンタは（少なくとも部分的に）
互いに制御することが可能である。上述の例の場合、第
２のカウンタは例えば、第１のカウンタをインクリメン
トする桁上げビットをもたらすことができる。

【００６７】２つのカウンタを組み込むこの実施例は、
時間のかかる「標準的」作業（多数のアドレス生成）の
ほとんどをカウンタがシーケンサから取り去り、その結
果その動作速度を大幅に高めるので、メモリ試験に特に
有効である。

【００６８】前記した第１と第２のカウンタの一致をカ
ウントするようにセットアップされる、第３のカウンタ
を設けることも有用であり得る。上述の例は、第２のカ
ウンタ（アウェイセルをカウントする）が、内容を破壊
しないようにするため、ホームセルをアドレス指定して
はならないことを示している。そこで、サイクル中にお
いてアドレスを１つスキップする必要がある。第３のカ
ウンタは（Ｎ＋１）の周期を有し、従って必要な情報を
提供することが可能である。即ち最終状態に達した直後
に、シーケンサは第２のカウンタによって生成される１
つのアドレスを無視する（好ましくは単に対応するベク
トルをバッファに送らないようにすることにより）。こ
れがシーケンサによっても提供され得る機能性であるこ
とは理解されるであろう。しかしながら、第３のカウン
タの利用はさらに有効であり、本発明の顕著な利点を今
一度明らかにするものである。

【００６９】上述のN²パターンは、試験に極めて有効で
あるが、かなりの試験時間を要することになる（メモリ
当たり１時間を超える場合もある）。従って、処理に必
要な時間がより少ない他のパターンも考慮しなければな
らない。こうしたパターンのグループの重要な１つとし
て、いわゆる「N^3/2パターン」がある。これは、「ホー
ムセル」のアプローチに準拠するが、同じ行又は列のセ
ルだけをアウェイセルとして利用することで十分（性能
をあまり損なうことなしに）との知見に基づくものであ
る。次に、このグループの特定の例である、バタフライ
パターンについて詳述する。

【００７０】ホームセルから始めると、最初に試験を受
けるアウェイセルは、定義によれば、ホームセルと同じ
行又は列内にあって、ホームセルに最も近いメモリセル
である。これらは４つのセルである。第２のステップに
おいては、ホームセルまでの距離が１だけ増大され、さ
らに４つのアウェイセルが得られるといった具合にな
る。このパターンは通常、時計廻り方向又は反時計廻り
方向に処理され、２（√Ｎ−１）のアウェイセルを試験
する必要がある（「矩形」メモリを仮定）。このプロセ
スをＮ回続けると（Ｎ個のホームセルについて）、全部
で２（√Ｎ−１）Ｎ＝２Ｎ√Ｎ−２Ｎ＝２N^3/2−２Ｎの
試験サイクルを行うことになる。

【００７１】圧縮解除制御ユニットのカウンタ構造はま
た、こうしたバタフライパターン（及び他の任意の種類
のN^3/2パターン）のアドレス生成にも適している。特
に、周期を違えてセットすれば、１つのカウンタを行カ
ウンタとして用い、別のカウンタを列カウンタとして用
いることが可能である（各行／列には別の重みが割り当
てられているので）。

【００７２】さらに速度を増すために、わずかに修正を
加えたカウンタ構造を有効に利用することが可能であ
る。この概念では、１つのカウンタがホームセルを示す
「ホームカウンタ」としてセットアップされる。２つの
アウェイカウンタが、割り当て行について「インクリメ
ント」及び「デクリメント」モードで動作する。即ちそ
れらは、ホームセルに関するオフセットを示すことにな
る。それらの内容はシーケンサに送られ、ホームセルと
同じ行におけるアウェイセルの実際のアドレスが計算さ
れる。しかしながら、「ホーム」カウンタ及び「アウェ
イ」カウンタのそれぞれの内容を加算する外部加算器を
設けることによって、速度をさらに増すことが可能であ
る。ホームセルに割り当てられた列に対して、同じ構造
（２つのアウェイカウンタ、加算器）を繰り返すことも
可能である。本発明はまた、電子デバイスの試験方法に
も関するものである。

【００７３】

【実施例】以下、本発明を非限定的な実施例により、添
付図面を参照して説明する。図１に示す従来技術のメモ
リテスタは、多数のピン回路について共通資源の働きを
するアルゴリズムパターンジェネレータ（ＡＰＧ）１が
含まれる。図１の実施例の場合、ＡＰＧ１は基本的に４
つの機能ユニットから構成されている。１つはｘアドレ
スジェネレータ２であり、もう１つはｙアドレスジェネ
レータ３であり、またブロック４はデータジェネレータ
を表し、ブロック５はコントローラを表している。アド
レスジェネレータ２及び３は、試験を受けるメモリの所
定のセルをアドレス指定するために設けられており、一
方データジェネレータ４は、アドレス指定されたメモリ
セルに記憶すべきデータを生成する。機能ブロック５
は、アドレスジェネレータ及びデータジェネレータの動
作を制御する。ＡＰＧ１の出力信号は、共通のバス６に
送られる。このバスには、図１においてピン基板7a, 7b
及び7cにより示された、多数のピンチャネル又はピン回
路が接続されている。これら３つのピン基板が例示だけ
を目的として描かれたものであり、実際のメモリテスタ
には数百、或いは数千ものピン基板が含まれることが理
解されよう。

【００７４】全てのピン基板7a, 7b, 7c等は、図１の例
ではメモリである、被試験デバイス（ＤＵＴ）８の単一
ピンと通じている。ピン接続部のうちの３つが、図１に
おいて9a, 9b及び9cとして示されている。

【００７５】ピン基板7aから7cの主たる目的は、共通バ
ス６を介して受信した情報と、矢印10a, 10b及び10cで
示すように、通常はエッジジェネレータから受信するタ
イミング信号とをリンクすることにある。ピン基板に
は、ＡＰＧ１から受信する情報とタイミング情報とをリ
ンクする回路（フォーマッタ回路）と、ＤＵＴ８から受
信する信号の正確なタイミング及び正確な論理状態を試
験するように設計された回路（コンパレータ回路）も含
まれている。

【００７６】アルゴリズムパターンジェネレータ１は、
極めて複雑で高価なユニットである。これは、ピン基板
の全てに対してなぜ単一のＡＰＧが設けられているかの
理由となっている（共用資源アプローチ）。これによっ
て、試験速度はかなり制限を受ける。さらに留意すべき
は、ピン基板7aから7cは、ＤＵＴ８の割り当てピンの機
能性（即ちそのピンがアドレスピン、データピン、又は
制御ピンのいずれであるか）に従って、異なる可能性が
あるという点である。従ってＤＵＴ８のピン定義が変更
されたならば直ちに、複雑で時間のかかるピン基板及び
それらの相互接続の再構成が必要になる。これは、図１
に示す構造がなぜ、主として同じ種類のメモリの試験に
適しているかという理由になっている。

【００７７】図２は、従来技術によるＩＣテスタ、即ち
ロジックテスタの別のアプローチを示している。このロ
ジックテスタも、「共用資源アプローチ」に基づくもの
である。

【００７８】シーケンサ11は、共通バス12を介して各種
ピンチャネル又はピン基板に送られるベクトルアドレス
を生成する。シーケンサ11は、機能的な用語で言えばカ
ウンタであるが、付加的な回路を備えているので、ジャ
ンプ、サブルーチン等を実行することができる。実際、
シーケンサ11は、このシーケンサによって実行されるあ
る種のプログラムを定義するメモリを含むこともでき
る。

【００７９】何れにせよ、留意すべきは、シーケンサ11
が本質的に、メモリ試験に用いられるＡＰＧよりも単純
な構造を備えているということである。

【００８０】シーケンサ11の出力信号は、バス12を介し
て、ピンチャネルに割り当てられたベクトルメモリ13a,
13b及び13cに送られる（この場合にも、実際のロジッ
クテスタが数百、あるいは数千ものこうしたピンチャネ
ルを含む点に留意されたい）。ベクトルメモリは基本的
に、シーケンサ11から受信したアドレスをデコードし
て、ＤＵＴ16（この場合は論理回路）の割り当てピンに
よって実行される実施すべき状況情報、即ち動作とす
る。

【００８１】ベクトルメモリ13aから13cの出力は、フォ
ーマッタ／コンパレータ回路14aから14cに供給される。
これらはタイミング信号（矢印15aから15c）を受信す
る。

【００８２】より高度なアプローチは、全てのベクトル
メモリと割り当てフォーマッタ／コンパレータ回路の間
に、波形メモリを追加して設けることである。欧州特許
出願第91119189.8号に開示のように、こうした波形メモ
リは可能性のある各種の動作をデコードすることがで
き、かくして試験スペクトルを増大させる。

【００８３】図２に示すロジックテスタは、図１に示し
たメモリテスタよりも単純である点に留意されたい。こ
れは、メモリテスタのＡＰＧほど複雑でないシーケンサ
に当てはまるだけではない。試験を受ける論理デバイス
（ＤＵＴ16）がアドレスピン及びデータピンから構成さ
れないので、ピン基板の複雑な再構成が不要であるとい
う点も注目される。ちなみにベクトルメモリ13aは、通
常はフォーマッタ／コンパレータ回路14aと同じピン基
板上に組み込まれ、これは他の全てのベクトルメモリと
フォーマッタ／コンパレータの組み合わせの場合も同様
である。

【００８４】図２の設計は基本的に、タイミングに関し
て、図１に示すメモリテスタと同じか、又は類似の制約
を受ける。しかしながら、論理試験に必要なシーケンサ
がより単純な設計であるため、被試験デバイスの全ての
ピンに対して、妥当なコストもって単一のシーケンサを
設けることが可能になる。

【００８５】「ピン毎アプローチ」とも呼ばれるこのア
プローチが、図３に示されている。この図に示されたロ
ジックテスタには、多数のシーケンサ11a, 11b及び11c
が含まれ、これらは全て特定のピンチャネルに割り当て
られている。図３に示すテスタの残りのコンポーネント
は、基本的には図２のテスタと同じであり、従って同じ
参照番号が割り当てられている。

【００８６】次に図４によって、本発明によるメモリテ
スタ、又は論理／メモリ組み合わせテスタの全体的なア
ーキテクチャの説明を行う。

【００８７】本発明は、各ピンチャネル毎に、シーケン
サ17a, 17b, 17c、圧縮解除制御ユニット18a, 18b, 18
c、ベクトルメモリ19a, 19b, 19c、及びフォーマッタ／
コンパレータ回路20a, 20b, 20cが含まれる、「ピン
毎」のアプローチを特徴としている。ＤＵＴ21はメモリ
でも、あるいはＡＳＩＣのような、論理及びメモリの機
能を組み込んだ集積回路でもかまわない。ＤＵＴ21は基
本的に、任意のピン構成を有する。即ち、アドレスピ
ン、データピン、又は制御ピンに対してピンチャネルを
適合させる必要性はない。換言すれば、各種ＤＵＴ間で
ピンの定義が変化する場合、又はピンチャネルの定義が
動作中に変化する場合でさえ、ハードウェアの再構成は
不要ということである。

【００８８】全てのシーケンサ即ちシーケンスコントロ
ーラ17a, 17b及び17cにはさらに、命令メモリ17a', 17
b'及び17c'、並びにバッファ（先入れ先出しメモリ17
a", 17b"及び17c"）が含まれている。

【００８９】中央コントローラ22は直接に、又は共通バ
ス23を介して、各種ピンチャネルに接続されている。

【００９０】ピン毎回路、例えばシーケンスコントロー
ラ17a、圧縮解除制御ユニット18a、ベクトルメモリ19
a、及びフォーマッタ／コンパレータ回路20aは、通常、
「ピン基板」とも呼ばれる単一の回路基板に組み込まれ
る。同様に、バッファ17a"から17c"とフォーマッタ／コ
ンパレータ回路20aから20cのそれぞれの間に、波形メモ
リ（上述の如き）を組み込むことが可能である。図４に
は、フォーマッタ／コンパレータ回路20aから20cに送ら
れるタイミング信号が、24a, 24b及び24cで表示されて
いる。

【００９１】動作時において、シーケンサ17aから17cは
ライン25aから25cを介して、圧縮解除制御ユニット18a
から18cに制御命令を送る。展開又は圧縮解除された信
号（圧縮解除制御ユニット18aから18cによって生成され
た）が、ライン26aから26cを介してシーケンサに送り返
される。

【００９２】本発明の集積回路テスタの動作全体を説明
するため、次に、ピン定義の特定の事例の１つについて
考察する。例示の目的で、ＤＵＴ21のピン27a及び27bは
アドレスピンと定義され、ピン27cは論理ピンと定義さ
れるものと仮定する。換言すれば、ＤＵＴ21は、メモリ
に加え、付加的な論理回路も含むことになる。（ＤＵＴ
21にデータピンが含まれ、さらにアナログピンのような
ピンも設けることができるのは明らかである。これらの
ピンは、図４に示すのと同様のピン回路によって制御す
ることができる。しかしながら図示の目的で、図４の例
では２つのアドレスピンと、１つの論理ピンだけしか示
していない。）次に中央コントローラ22は、ＤＵＴ21の
メモリ部分に関する全体的な試験プログラムを利用して
ピン指定サブプログラムを生成し、このサブプログラム
は共通バス23を介して、シーケンスコントローラ17a及
び17bのそれぞれの命令メモリ17a'及び17b'に送られ
る。即ち、割り当てられたアドレスピンの重みづけに応
じて、命令メモリ17a'に送られる命令と、命令メモリ17
b'に送られる命令とは異なることになる。シーケンスコ
ントローラ17a及び17bは、圧縮解除制御ユニット18a及
び18bに対して適合する制御情報を提供する（ライン25a
及び25bを介して）。この制御情報によって、圧縮解除
制御ユニット18a及び18bは、ピン特異な圧縮解除信号、
例えばアドレスを順次生成し、それらをライン26a及び2
6bを介してシーケンスコントローラ17a及び17bに供給す
る。

【００９３】シーケンスコントローラは内部的に、第１
のベクトルシーケンスを生成する。図示の例では、一緒
になって前記第１のシーケンスを構成する２つのサブシ
ーケンスの生成をも行うシーケンスコントローラを表し
ている。例えばシーケンスコントローラ17aを参照する
と、２つのボックス28a及び28a'は、前記第１のベクト
ルシーケンスの２つのサブシーケンスの生成を示してい
る。ライン26aによって圧縮解除制御ユニット18aから送
り返される信号によって、（ハードウェア又はソフトウ
ェア）マルチプレクサ30aが操作されて、何れかのサブ
シーケンスが内部バッファ29aへと送られる。

【００９４】この構造は例示だけの目的で選択されたも
のであって、「条件付きオペランド」の働きを示してい
る。即ち、ボックス28a及び28a'において生成された２
つのサブシーケンスのどちらかが、圧縮解除制御ユニッ
ト18aによって設定された条件に応じ、ボックス29aに送
られる。

【００９５】同様のサブシーケンスをなすベクトルが、
ボックス28b, 28b', 28c, 28c'において生成され、それ
らの出力はマルチプレクサ30b及び30cを介して、「出
力」ボックス29b及び29cに送られる。

【００９６】さらに、第１のベクトルシーケンスと第２
のベクトルシーケンスの間において、他の論理接続を行
うことも可能であることが理解されよう。即ち条件付き
ベクトル処理手段は、必ずしもマルチプレクサ30aから3
0cによって示すようなマルチプレクサの形態をとる必要
はない。対照的に、条件付きベクトル処理手段は基本的
に、第１のベクトルシーケンスと圧縮解除制御ユニット
の出力信号を結合して第２のベクトルシーケンスを生成
する、任意の論理回路とすることができる。また、図４
に示すようなマルチプレクサ毎に２つの入力ではなく、
マルチプレクサ又は同等の手段に、多数の入力を設ける
ことも可能である。

【００９７】一般に、シーケンスコントローラ17a及び1
7bは、ベクトルメモリ19a及び19bに送られる信号列を発
生する。ベクトルメモリにはまた、中央コントローラに
よって、ライン31a, 31b及び31cによって示されるピン
特異なデータがロードされる。アドレスパターンはシー
ケンスコントローラに、そしてバッファ17a"及び17b"か
ら、フォーマッタ／コンパレータ回路20a及び20bを介し
て、ＤＵＴ21のピン27a及び27bに送り返される。

【００９８】同じ時点において、シーケンスコントロー
ラ17cは論理信号を発生する。圧縮解除制御ユニット18c
はアイドル状態になるか、あるいは論理試験に必要な特
定のベクトル列の生成に用いられる場合もある。例えば
圧縮解除制御ユニット18cは、ベクトルメモリ19cのアド
レス指定プロセスに必要なアドレス信号列を生成するこ
とが可能である。

【００９９】アドレスピンに割り当てられたシーケンス
コントローラによって実行されるプログラムは互いに異
なるが、論理ピンに割り当てられたシーケンスコントロ
ーラによって実行されるプログラムは全て同じである点
に留意されたい。後者の場合には、それぞれのベクトル
メモリの内容だけが異なっている。

【０１００】データピンには他のピンチャネルを割り当
てることができることが理解されよう。即ちそれらは、
図４の２つの上部チャネルによってアドレス指定される
メモリセルについてのデータを提供する。同様にして、
純粋なメモリの試験を行うことも可能であり、その場合
に幾つかのピンチャネルはアドレス信号を発生し、他の
ピンチャネルはデータを発生するが、論理チャネルは設
けられない。動作時に全てのピンチャネルを再構成する
ことができるので、全種類のピン定義に対して同じピン
チャネル（ピン基板）を設けることができるというの
が、特に本発明の利点である。例えば、試験時にＤＵＴ
21がそのピン定義を変更し、ピン27aがアドレスピンか
らデータピンに再定義されるものと仮定する。こうした
場合、中央コントローラ22は、シーケンスコントローラ
17aの命令メモリ17a'に前もって既にダウンロードされ
ているプログラムモジュール間でスイッチングを行うだ
けであり、それによってデータピンコントローラの働き
をすることができ、直ちに動作を続行することが可能で
ある。これは「オンザフライ」の、即ち新しい命令をダ
ウンロードする必要のない、ピン定義の再構成である。
同じ手順は、異なるピン定義を有する別のＤＵＴが挿入
された場合にも行われる。（もちろん、命令メモリ17a'
に新しい命令をダウンロードして同じ結果を得ることも
可能であるが、しかしこれは付加的な時間を必要とし、
従ってそれほど望ましいアプローチではない。）中央コ
ントローラ22は、メモリ17a'から17c'に対し、或いはベ
クトルメモリ19aから19cに対して命令コードを提供する
だけではない。これに代えて、テスタの全体的なタイミ
ングを制御すること、例えばアドレスピンに割り当てら
れたシーケンスコントローラが、データピンチャネルが
アクティブになったのと同じ時点において、確実に動作
を開始するようにすることも可能である。

【０１０１】図５には、ピン回路の一部がより詳細に示
されている。特に、圧縮解除制御ユニットの好ましい実
施例の１つが示されている。

【０１０２】シーケンサ32、及び、その命令メモリ32'
並びにバッファ32"は、基本的に図４に示すシーケンス
コントローラに対応している。中央コントローラからの
情報は、ライン33を介して受信され、ベクトル出力は34
で表示されている。ピンチャネルにおいてシーケンスコ
ントローラ32に後続するコンポーネントは、図５には描
かれていない。

【０１０３】圧縮解除制御ユニットは、図５の好ましい
実施例の場合、基本的に３つのカウンタ35, 36及び37か
ら構成される。これらの動作は、シーケンスコントロー
ラ32によって制御される。例えばシーケンスコントロー
ラ32は、カウンタ35の「保持／実行」入力（ライン3
8）、及び「プリセット」入力（ライン37）を制御す
る。他のカウンタも、これに応じて制御される。

【０１０４】カウンタ35から37に関する何らかの外部制
御は存在するが（特に、始動及び境界条件に関する制
御）、カウンタ自体は自走式である。即ちカウンタは、
必要な始動制御コードを受信すると、独力でその動作を
継続する。通常、これらのカウンタは個別のクロック信
号を受信する。図５のクロックジェネレータ39を参照の
こと。場合によっては、シーケンサ32から直接制御を受
けるクロックサイクルがあった方が望ましいかもしれな
いが、その場合には、クロックジェネレータ39のクロッ
ク出力だけでなく、シーケンサのクロック出力もマルチ
プレクサの入力に送られ、マルチプレクサの出力はカウ
ンタの１つに対応するクロック入力に送られることにな
る。

【０１０５】カウンタ35から37によって生成されるアド
レスは、ライン40, 41及び42を介して、シーケンスコン
トローラ32に送られる。シーケンスコントローラは前述
したようにして、これらのアドレス（通常は１ビットア
ドレス）を他の制御情報とリンクするか、あるいはライ
ン34に直接送り出す。

【０１０６】図５のカウンタ構造は、特に図６及び図７
に示すメモリ試験パターンに関するアドレスを生成する
のに適している。図６にはメモリ43の概略が示されてい
るが、これはこの場合分かりやすくするため、７×７の
メモリセルから構成されている。試験は、１つのセル44
の内容は一定に保たれるが、他の全てのセルの内容が文
字「ｖ」で示すように可変であるようにして行われる。
この試験により、セル44を除いたメモリの任意のセルに
おける遷移が、セル44の内容に影響を及ぼすか否かが明
らかにされる。本明細書で用いられる用語によれば、セ
ル44は「ホームセル」と呼ばれ、他のセルは「アウェイ
セル」と呼ばれる。全試験サイクルは、メモリの全ての
セルをホームセルと定義し、それぞれの特定のホームセ
ル毎に全てのアウェイセルを変更することから構成され
る。かくして、必要な試験サイクル数はN²に比例し、こ
の種の試験は「N²試験」としても知られている。

【０１０７】図５に示す圧縮解除制御ユニットは、こう
したN²試験に必要なアドレスの生成に完全に適合する。
例えば、カウンタ35はホームセルを示し、カウンタ36は
特定のアウェイセルを示すことができる。カウンタ35は
特定のホームセルに関してその値を保持し、カウンタ36
はメモリの全セルにわたって実行を行う。カウンタ36
は、その最終状態に達するとリセットされ、カウンタ35
は１つインクリメントして、次のホームセルを指示す
る。このインクリメントは、シーケンスコントローラ32
に組み込まれた制御論理によって行うこともできるし、
或いは点線45によって示すように、カウンタ36の桁上げ
ビットをカウンタ35に送ることによって、直接に行うこ
ともできる。次いでアウェイカウンタ36は再度、０から
その最終状態まで（又はその逆を）実行する。メモリ内
の全てのセルがホームセルの働きをするまで、このプロ
セス全体が続行される。

【０１０８】カウンタ37によって、付加的なアドレス情
報が与えられる。アウェイカウンタ36は、１サイクルの
間に、ホームセル44自体を除くメモリ43の全てのセルを
示さなければならない点に留意されたい（さもなければ
ホームセルの内容が破壊される）。従って、メモリ内の
アドレスを１つスキップすることが必要になる。このタ
スクはシーケンスコントローラ32の内部制御論理によっ
て行うこともできるが、付加的なカウンタ（即ちカウン
タ37）を利用して、アウェイカウンタがホームセルを示
す毎に、シーケンスコントローラ32がアドレスベクトル
を除去するようにする方が簡単である。これが生じたな
らば、シーケンスコントローラ32は単に、関連するアド
レスベクトルをバッファメモリ32"に送らないようにす
るだけである。カウンタ37は（Ｎ＋１）の周期で実行さ
れ、ここでＮはメモリセルの総数であることが理解され
る。図６の例の場合、周期は50になる。

【０１０９】図７には、図６に示すパターンの逆とも言
える別のN²パターンが示されている。この概念の場合、
内容が変化される（文字「ｖ」）セル46を除いて、メモ
リ61内の全てのセルは一定に保たれる。換言すれば、図
７のパターンには（Ｎ−１）のホームセルと、単一のア
ウェイセルが含まれている。図５の３カウンタ構造が、
図７に示す試験の要求を満たすのにも適しているのは明
らかである。

【０１１０】図８には、N²パターンより速い速度でメモ
リの試験を行うのに適した、さらに別の試験パターンが
示されている。これはいわゆる「バタフライパターン」
である。この場合にも、メモリ48内のセル47が「ホーム
セル」として定義される。しかしながら、変化されるア
ウェイセルは、ホームセル47と同じ行又は同じ列に位置
するセルだけである。試験は通常、ホームセルと同じ行
又は列内にあって、ホームセルに隣接する４つのセルか
ら開始される。第２のステップでは、ホームセルまでの
距離が１つ分だけ増加されるといった具合である。最も
一般的には、この試験は時計廻り方向又は反時計廻り方
向に実施される。図８には、時計廻り方向における試験
例が示されている。即ち、第１のアウェイセルは文字
「Ａ」で示された、ホームセルの真上のセルである。セ
ルＢ、Ｃ及びＤは、次に変更すべきセルである。次いで
ホームセルまでの距離が、セルＥによって示されるよう
に、１つだけ増加されるといったようになっている。

【０１１１】結果として生じるパターンは、どことなく
蝶に似ているように見える点に留意されたい。必要とさ
れる試験サイクル数がN^3/2に比例するので、バタフライ
パターンは、いわゆる「N^3/2試験」の特定の例の１つで
ある。

【０１１２】図９には、N^3/2試験パターンを支持するよ
うになっている、圧縮解除制御ユニットの多少修正され
たカウンタ構造が示されている。シーケンスコントロー
ラ32、その命令メモリ32'及びバッファ32"は、図５の実
施例と同じである。

【０１１３】カウンタ49はホームセルを示す（図８の参
照番号47を参照のこと）。カウンタ50は、ホームセルが
位置する行に関して、オフセットインクリメントをカウ
ントする。同様に、カウンタ51はホームセルの行におい
てカウントダウン（デクリメント）を行う。

【０１１４】ホームセルカウンタ49の出力は、行インク
リメントカウンタ50の出力と共に、加算器52に送られ
る。この加算器の出力は次いで、シーケンスコントロー
ラに送り返される。シーケンスコントローラがこうして
受信するベクトルはその後、ホームセルの右側の全ての
セルを示す（例えば図８のセルＢ）。

【０１１５】同様に、加算器53は、ホームセルカウンタ
49及び行デクリメントカウンタ51の内容を加算して、ホ
ームセルから左の全てのアウェイセル（図８におけるセ
ルＤの如き）がアドレス指定されるようにする。

【０１１６】この構造は、コラムセルについても繰り返
される。即ち、カウンタ54は列インクリメントカウンタ
であり、加算器55はホームセルの上方の全てのアウェイ
セル（図８におけるセルＡ、Ｅ）を示すアドレスを生成
する。列デクリメントカウンタ56はその出力を加算器57
に送り、この加算器によってホームセルの下方の全ての
メモリセル（図８におけるセルＣ）を示すベクトルが得
られる。

【０１１７】加算器52, 53, 55及び57を設けることは、
本発明の実施にとって必要な前提条件ではないことが理
解される。加算機能は、シーケンスコントローラ32によ
っても得ることが可能なものである。しかしながら、加
算器によって処理速度の一層の向上が図られる。

【０１１８】図９に示すアーキテクチャを利用して、上
述のN²試験を支持することも可能である。例えばカウン
タ49, 50及び54を利用して、必要な３つのアドレスを得
ることができる。かくしてこれらのカウンタは、ライン
58, 59及び60で示すように、シーケンスコントローラ32
に対する直接のフィードバックをも有する。

【０１１９】代替案として、加算器55及び57だけでな
く、カウンタ54及び56も除去して、残りのカウンタ49,
50及び51のそれぞれに、行及び列インクリメント／デク
リメントカウンタの働きをさせることも可能である。こ
れは、それらに再プログラミングを施すことによって簡
単に実施可能であり、ハードウェアコンポーネントを節
約することになるので、実際のところ、現時点において
好ましいアプローチである。残りの構造において、カウ
ンタ49, 50及び51はN²試験をも支持するために、シーケ
ンスコントローラ32との直接フィードバック、即ち二重
接続を有する（これはカウンタ51からシーケンスコント
ローラ32への直接フィードバックを示していない図９と
異なる）。この代替構造は従って、図５の実施例と非常
に類似しているが、付加的な加算器52及び53を含んでい
る。

【０１２０】以下に本発明の種々の構成要件の組み合わ
せを示す実施態様を列挙する。 １．少なくとも１つの端子を備える電子デバイスの試験
装置であって、該装置が前記端子又は特定の端子の組に
割り当てられる少なくとも１つの端子チャネルを有する
ものにおいて、前記端子チャネルが、第１のベクトルシ
ーケンスを発生するシーケンスコントローラと、前記シ
ーケンスコントローラにより制御され、圧縮解除信号を
発生して前記シーケンスコントローラに供給する少なく
とも１つの圧縮解除制御ユニットとからなり、前記シー
ケンスコントローラがさらに、第１のベクトルシーケン
スに応じて、且つ前記圧縮解除制御ユニットから受信し
た圧縮解除信号に応じて、第２のベクトルシーケンスを
発生する条件付きベクトル処理手段を含む、試験装置。

【０１２１】２．前記圧縮解除制御ユニットが、前記シ
ーケンスコントローラから受信した制御信号を展開し
て、より高度な情報内容の圧縮解除信号とする、上記１
の試験装置。

【０１２２】３．前記圧縮解除制御ユニットが基本的
に、前記制御信号を受信したならば前記シーケンスコン
トローラと無関係に動作する、上記２の試験装置。

【０１２３】４．前記条件付きベクトル処理手段が、条
件付きオペランドで命令を実行し、前記条件付きオペラ
ンドの条件が前記圧縮解除制御ユニットから受信した前
記圧縮解除信号によって設定される、上記１の試験装
置。

【０１２４】５．前記シーケンスコントローラが命令メ
モリを含む、上記１の試験装置。

【０１２５】６．前記電子デバイスが、前記端子の少な
くとも幾つかに割り当てられた多数の端子及び種々の端
子チャネルを備え、前記試験装置が、前記シーケンスコ
ントローラのほぼ全てに接続され、各シーケンスコント
ローラの命令メモリの内容を制御する中央コントローラ
を含む、上記５の試験装置。

【０１２６】７．前記中央コントローラが、各シーケン
スコントローラの命令メモリに対して、その割り当て端
子専用の命令をロードするよう構成されている、上記６
の試験装置。

【０１２７】８．前記中央コントローラが、割り当て端
子の全てに関して、全試験手順から異なる命令を発生す
るようセットアップされる、上記７の試験装置。

【０１２８】９．前記電子デバイスが集積回路であり、
前記験装置が集積回路テスタである、上記１の試験装
置。

【０１２９】10．前記端子が前記集積回路のピンであ
る、上記９の試験装置。

【０１３０】11．前記集積回路が少なくともメモリセク
ションを含み、且つ多数の端子を有しており、少なくと
も前記端子の第１のサブセットが少なくとも一時的にア
ドレス端子として動作可能であり、少なくとも前記端子
の第２のサブセットが少なくとも一時的にデータ端子と
して動作可能である、上記９の試験装置。

【０１３１】12．前記第１のサブセットをなす端子のほ
ぼ全ての端子に対して端子チャネルが設けられている、
上記11の試験装置。

【０１３２】13．前記圧縮解除制御ユニットによって発
生される前記圧縮解除信号が圧縮解除アドレスである、
上記11の試験装置。

【０１３３】14．前記電子デバイスがプリント回路基板
であり、前記試験装置が基板テスタである、上記１の試
験装置。

【０１３４】15．前記シーケンスコントローラが、少な
くとも１つのデコーダメモリの少なくとも１つのアドレ
ス入力に接続されている、上記１の試験装置。

【０１３５】16．前記シーケンスコントローラの出力
に、バッファ手段、特に先入れ先出しメモリを含む、上
記１の試験装置。

【０１３６】17．前記シーケンスコントローラと前記電
子デバイスの前記少なくとも１つの端子の間に相互接続
されたフォーマッタ／コンパレータ回路を含む、上記１
の試験装置。

【０１３７】18．前記圧縮解除制御ユニットがアドレス
ジェネレータ、特に１ビットアドレスジェネレータを含
む、上記１の試験装置。

【０１３８】19．前記アドレスジェネレータがカウンタ
手段を含む、上記18の試験装置。

【０１３９】20．集積回路を試験するための上記19の試
験装置であって、前記集積回路が少なくともメモリセク
ションが含むと共に多数の端子を有し、少なくとも前記
端子の第１のサブセットが少なくとも一時的にアドレス
端子として動作可能であり、前記端子の少なくとも第２
のサブセットが少なくとも一時的にデータ端子として動
作可能であり、前記試験装置が前記集積回路の前記第１
のサブセットをなす端子の特定の端子に割り当てられて
いるものにおいて、試験サイクルに際して内容が一定に
保持される少なくとも１つの第１のメモリセルのアドレ
スが割り当てられた端子のアドレスビットを少なくとも
生成するようにセットアップされている第１のカウンタ
と、及び試験サイクルに際して内容が変動する少なくと
も１つの第２のメモリセルのアドレスが割り当てられた
端子のアドレスビットを少なくとも生成するようにセッ
トアップされている第２のカウンタを含む、前記試験装
置。

【０１４０】21．前記第１のカウンタが、試験サイクル
毎についてだけ新たなアドレスを生成するようにセット
アップされており、前記第２のカウンタが新たなアドレ
スを順次生成するようセットアップされている、上記20
の試験装置。

【０１４１】22．前記第２のカウンタが、試験サイクル
毎についてだけ新たなアドレスを生成するようセットア
ップされている、上記20の試験装置。

【０１４２】23．前記シーケンスコントローラが、前記
第１及び第２のカウンタの少なくとも一方の保持及び／
又はプリセット入力を制御する、上記20の試験装置。

【０１４３】24．前記第２のカウンタが桁上げ出力を含
み、前記第１のカウンタが開始入力を含み、前記第２の
カウンタの桁上げ出力信号が前記第１のカウンタの開始
入力に供給される、上記20の試験装置。

【０１４４】25．前記第１及び第２のカウンタの間にお
ける一致をカウントするようセットアップされた第３の
カウンタを含む、上記20の試験装置。

【０１４５】26．ベースセルに関する行内におけるメモ
リセルのアドレスのインクリメントをカウントするよう
セットアップされた第４のカウンタを含み、前記ベース
セルに関する行内における前記メモリセルのアドレスの
デクリメントをカウントするようセットアップされた第
５のカウンタをさらに含む、上記20の試験装置。

【０１４６】27．前記第４及び第５のカウンタの出力の
それぞれに接続される加算手段を含む、上記26の試験装
置。

【０１４７】28．ベースセルに関する列内における前記
メモリセルのアドレスのインクリメントをカウントする
ようセットアップされた別の第４のカウンタを含み、前
記ベースセルに関する列内における前記メモリセルのア
ドレスのデクリメントをカウントするようセットアップ
された別の第５のカウンタをさらに含む、上記26の試験
装置。

【０１４８】29．前記別の第４及び第５のカウンタの出
力に接続された第２の加算手段を含む、上記28の試験装
置。

【０１４９】30．前記シーケンスコントローラが、電子
デバイスのメモリピンだけでなく論理ピンについてもベ
クトルを発生するようセットアップされている、上記１
の試験装置。

【０１５０】31．前記シーケンスコントローラが、メモ
リ試験モードだけでなく論理試験モードでも動作するよ
うセットアップされている、上記30の試験装置。

【０１５１】32．前記電子デバイスが、少なくとも１つ
のメモリだけでなく論理回路をも含む、上記９の試験装
置。

【０１５２】33．少なくとも１つの端子を有する電子デ
バイスの試験方法であって、シーケンスコントローラに
おいて第１のベクトルシーケンスを発生するステップ
と、前記シーケンスコントローラにより制御される圧縮
解除制御ユニットにおいて圧縮解除信号を発生するステ
ップと、前記圧縮解除信号を前記シーケンスコントロー
ラに供給するステップと、及び前記シーケンスコントロ
ーラにおいて第２のベクトルシーケンスを発生するステ
ップとからなり、前記第２のベクトルシーケンスが、前
記第１のベクトルシーケンスに応じて、且つ前記圧縮解
除信号に応じて発生されることからなる試験方法。

【０１５３】34．前記シーケンスコントローラが前記電
子デバイスの多数の端子について設けられており、全試
験手順から各々の端子に特異な命令を発生するステップ
と、及び前記命令を前記シーケンスコントローラに組み
込まれたメモリに供給するステップを含む、上記33の試
験方法。

【０１５４】

【発明の効果】以上の如く本発明によれば、ピンの定義
が時間につれて、又はＩＣ毎に変化する場合であっても
適切に試験を行うことが可能である。かくしてＡＳＩＣ
の如き混合的なロジック／メモリ回路を、信頼できる迅
速な仕方で試験することができる。また本発明により提
供される試験装置は手頃な価格で提供することができ、
且つ従来技術によるメモリテスタよりも速く動作する。

【図面の簡単な説明】

【図１】従来技術によるメモリテスタの構造図である。

【図２】「共用資源」アプローチを利用した、従来技術
によるロジックテスタの構造を示す図である。

【図３】「ピン毎」アーキテクチャに基づく、もう１つ
の従来技術によるロジックテスタを示す図である。

【図４】本発明によるテスタの全体的な実施例を示す図
である。

【図５】本発明によるピン回路を詳細に示す図である。

【図６】N²パターンでメモリの試験を行う場合の操作を
示す図である。

【図７】N²パターンでメモリの試験を行う場合の操作を
示す図である。

【図８】N^3/2パターン、即ちバタフライパターンを示す
図である。

【図９】特にN^3/2パターンの実施に適合するピン回路を
示す図である。

【符号の説明】

17, 32 シーケンサ 17', 32' 命令メモリ 17", 32" バッファ 18 圧縮解除制御ユニット 19 ベクトルメモリ 20 フォーマッタ／コンパレータ回路 21 被試験デバイス 22 中央コントローラ 23 共通バス 30 マルチプレクサ 35, 36, 37, 49, 50, 51, 54, 56 カウンタ 43, 48, 61 メモリ 44, 46, 47 セル 52, 53, 55, 57 加算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの端子を備える電子デバ
   イスの試験装置であって、該装置が前記端子又は特定の
   端子の組に割り当てられる少なくとも１つの端子チャネ
   ルを有するものにおいて、前記端子チャネルが、 第１のベクトルシーケンスを発生するシーケンスコント
   ローラと、 前記シーケンスコントローラにより制御され、圧縮解除
   信号を発生して前記シーケンスコントローラに供給する
   少なくとも１つの圧縮解除制御ユニットとからなり、 前記シーケンスコントローラがさらに、第１のベクトル
   シーケンスに応じて、且つ前記圧縮解除制御ユニットか
   ら受信した圧縮解除信号に応じて、第２のベクトルシー
   ケンスを発生する条件付きベクトル処理手段を含む、試
   験装置。