JPH03128475A

JPH03128475A - 論理テスト機能付き論理回路

Info

Publication number: JPH03128475A
Application number: JP1264904A
Authority: JP
Inventors: Kazuhiro Kawasaki; 河崎　和弘; Kotaro Shindo; 進藤　浩太郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-10-13
Filing date: 1989-10-13
Publication date: 1991-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は大規模論理回路および大規模集積回路（ＬＳＩ
）等に係わり、とくにその論理機能を効率的にテストす
るテスト回路に関する。

〔従来の技術〕

従来の大規模論理回路のテスト法は「論理回路の設計技
法（ＩＶ）Ｊ、電子通信学会誌、１９８４年２月号、第
６７巻、第２号、１９８〜２１３ページに記載のように
、スキャン設計技法とアトホック技法とに代表される。

上記スキャン設計技法はＬＳＩ内の各種の通常論理回路
ブロック間に介在するフリップフロップに、テストデー
タの書込み、読み出しを行なうためのテスト論理回路を
付加し、上記書き込まれたデータにより上記通常論理回
路をテストし、そのテスト結果を他の上記フリップフロ
ップに記憶させ、これを読み出すようにしていた。

また、アトホック技法では、テスト困難な箇所に制御点
や観測点等を追加してテストを容易化するようにしてい
た。

〔発明が解決しようとする課題〕

上記スキャン設計技法では、上記フリップフロップのそ
れぞれにテストデータの書き込み、読み出し等を行なわ
せるためのテスト用論理回路を追加する必要上１回路規
模が大きくなるという問題があった。

また、アトホック技法では、テスト用の入出力ピン、即
ちテスト信号の入力端子とテスト結果の出力端子の数が
過度に増加するという問題があった。

本発明の目的は、アトホック技法における上記テスト用
入出力点の数を減少し、同時にテスト用論理回路の規模
も低減された論理テスト機能を備えた論理回路を提供す
ることにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、セレクタにより
論理機能テストを施す複数の論理機能ブロックの各入力
を通常論理信号からテストデータに切替え、デマチプレ
クサにより上記テストデータを上記各セレクタに供給し
、上記各論理機能ブロックの各テスト結果データをマル
チプレクサにより選択して取出し、セレクトデータ生成
回路により上記デマルチプレクサとマルチプレクサを制
御するようにする。

さらに、上記デマルチプレクサをシリアルのテストデー
タをパラレル変換するようにし、テストデータの各ビッ
ト信号を複数の上記セレクタに同時に供給するようにす
る。

さらに、複数の上記セレクタを必要に応じてパラレルデ
ータを切替えるようにし、上記デマルチプレクサをこれ
に対応してパラレルのテストデータを生成するようにす
る。

さらに、上記テストデータをメモリ装置に記憶させて、
これより上記テストデータを上記デマルチプレクサに供
給するようにする。

さらに、上記メモリ装置を通常論理装置内のメモリと共
用するようにする。

〔作用〕

以上のように植成した本発明の論理テスト機能を備えた
論理回路は、大規模論理回路装置における多数のテスト
信号入力端子と対応するテスト出力端子を、上記大規模
論理回路装置内に設けたセレクタにより順次切替えて所
定の論理ブロックをテストする。

さらに、上記テスト用の制御点および観測点等に並列デ
ータを入出力しテスト速度を早める。

さらに１、メモリ装置によりテストデータを記憶し、必
要に応じてテストを簡便、かつ迅速に実行する。

さらに、テストを受ける論理装置が内蔵する一時記憶装
置をテスト用のメモリ装置として共用する。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は論理テスト機能を備えた論理回路装置の構成を
示す本発明の実施例である。

第１図において、１４はテストの必要な通常論理回路、
１はその各通常入力端子、１８はその各通常出力端子で
ある。また、８と１５はそれぞれ上記通常論理回路内の
制御点、およびテスト結果の観測点である。上記制御点
８は通常論理回路１４内の節点の一つであり１通常論理
動作時には通常論理信号が現れる。したがって、制御点
８の前には上記通常論理信号とテスト信号である制御信
号とを切替えるセレクタ９が設けられ、切替端子２に印
加される切替え信号により上記切替えが制御されるよう
になっている。

上記制御点と観測点は必要に応じて通常論理回路１４内
に複数段けられ、上記セレクタ９が各制御点８の前にそ
れぞれ設けられる。上記複数の観測点の各出力はマルチ
プレクサ１７に集められ、その中の選択された出力がテ
スト用観測端子１９に送られる。

上記各セレクタの制御信号には、テスト信号端子３に印
加されるシリアルデータのテスト信号をデマルチプレク
サ１１により並列変換して得られるパラレルデータの各
ビットが選択されて用いられる。

デマルチプレクサ１１の複数の出力は第１図では省略さ
れた各セレクタにそれぞれ印加される。

同様に第１図では省略された各観測点からの信号はマル
チプレクサ１７に集められる。

シフトレジスタ１２は上記選択を制御するパラレルセレ
クト信号を生成するためのものである。

デマルチプレクサ１１の出力を選択するセレクト信号は
シフトレジスタ１２のセレクト入力端子４よりシリアル
に入力され、クロック入力端子５に印加されるクロック
信号に同期してパラレルセレクト信号に変換して得られ
る。上記パラレルセレクト信号によりデマルチプレクサ
１１の出力とマノ覧チプレクサ１７の入力が選択される
。なお、上記デマルチプレクサ１１とマルチプレクサ１
７の各選択信号はそれぞれ別個の複数のシフトレジスタ
により生成することもできる。

以上の動作により大規模な通常論理回路１４内の論理テ
ストを必要とする複数の論理ブロックを、テスト用の入
出力ピンを多重に使用してテストすることができるので
テスト用入出力ピンオーバーヘッドを低く抑えることが
できる。

第２図は上記各制御点８と各観測点１９を決定するため
のテスト容易化手順決定プログラムの１例を示すもので
ある。まず、テスト容易性解析システムにより、テスト
困難箇所やマクロ機能ブロックの各制御点と各観測点を
決定する。次いで上記各制御点と各観測点のテスト用端
子数が許容値を越えるか否かを調べ、越える場合には第
１図に示したように、各制御点の前にセレクタ９を置き
、その各制御信号をデマルチプレクサ１１により生成し
て供給するようにし、また、各観測点の信号をマルチプ
レクサ１７に集めるようにしてテスト用端子を多重使用
し、テスト用端子数を許容値内に抑えるようにする。

以下に第摺ν第５図を用いて、第１図に示した本発明実
施例をＰＢＸのデジタル加入者線インタフェース用ＬＳ
Ｉに適用した場合の効果につき説明する。上記ＬＳＩは
符号変換、ビット位相同期、フレーム位相同期、通話チ
ャネルおよびデータチャネル処理等の機能を備え、第３
図に示すようなＬＳＩ諸元となっている。これより、上
記テストに使用可能な端子数は７ピンである。

上記ＬＳＩに対し、上記テスト容易性解析システムによ
り決定された制御点とｌ１ｉ３ｒｉ点の総数は第４図に
示すように７７ピンとなった。したがって、この７７ピ
ンを上記ピンにまで圧縮する必要がある。このため、第
１図に示したシフトレジスタ１２を８ビツトとして各デ
マルチプレクサ１１およびマルチプレクサ１７を制御す
るようにし、第５図に示すようにテスト用の入力ピン数
を５ピン、同出力ピン数を２ピン、合計７ピンに収める
ことができた。

第６図は本発明の他の実施例を示す図である。

第６図は制御点８と１！測点１５がそれぞれ複数の信号
線により並列データを授受する場合に対応している。シ
リアルに入力されるテスト信号はシフトレジスタ２０に
より並列データに変換されデマルチプレクサ１１に並列
に入力される。デマルチプレクサ１１は上記並列データ
を所定のビット数毎に区切り、あるいはシフトレジスタ
２０が逐次出力する並列データのそれぞれを複数の各セ
レクタ用の制御信号として生成し、セレン１−用のシフ
トレジスタ１２の出力であるセレクト信号１３により制
御されて出力する。マルチプレクサ１７は上記並列デー
タの制御信号に対応する並列データをシフトレジスタ１
２のセレクト信号により制御されて受信する。この結果
、複数のテスト端子を必要とする制御点、および観測点
等を第１図の場合と同様のテストピン数によりテストす
ることができ、テストピンのオーバヘッドを大幅に抑圧
することができる。同時に、上記並列データによるテス
トにより、テストの処理速度を大幅に高めるＶとができ
る。

第７図は上記制御信号をメモリ装置により生成する本発
明の他の実施例である。第７図では上記メモリ装置にラ
ンダムアクセスメモリ（ＲＡＭ）を用いた場合であり、
テスト信号はデータ入力端子より予め上ＨＲＡＭ２１内
に書き込まれる。テスト時にはリード／ライト切換え信
号はリードに切換えられ、アドレスコントロール回路２
２によりリードアドレスを指定して上記テスト信号を読
みだしデマルチプレクサ１１に送るようにする。

デマルチプレクサ１１およびマルチプレクサ１７等は第
１図、第６図の場合と同様に制御される。

メモリ装置２１には上記ＲＡＭの他にＥＥＰＲＯＭ、Ｒ
ＯＭ等の不揮発性メモリを用いることができる。ＥＥＰ
ＲＯＭの場合は一旦書込んだテスト信号を保持し、随時
使用することができ、さらに必要に応じて修正すること
ができる。

論理回路装置のテストは単品のＬＳＩのように。

出荷時のテストのみを必要とする場合と、複数の場合と
がある。出荷時のテストあるいは設計開発中のテストの
みでよい場合には、とくにメモリ装置２１を上記回路装
置内に設ける必要はない。しかし、定期的なテストを行
なう場合は第７図に示した方法が効率的である。昨今の
ように大規模な論理装置が多用されるようになると、テ
スト信号の量も膨大なものとなり、これをコンピュータ
や専用のテストデータ発生装置により生成して外部から
入力させると、その都度のテスト工数が不経済なものと
なり易く、データ同期等の問題も発生しやすい。

これに対し、上記テストデータをメモリ装置により上記
論理装置内に内蔵させ、あるいは、上記メモリ装置を分
割して内蔵させれば、その読出し制御のみでテストを行
なうことができ、格段に勝れた効率を得ることができる
。また、上記メモリのデータ出力はクロックに同期して
扱われるので。

上記論理装置が実時間でテストされるという利点も得ら
れる。

さらに、多くの論理装置は一時記憶装置（ＲＡＭ）を内
蔵しているので、テスト時にはテスト信号を入力して一
時的にこれを記憶させるようにすれば、上記テスト用の
ＲＡＭ２１を省略することができる。

第８図は通常論理回路が内蔵する一時メモリを上記テス
ト信号用の記憶装置として併用する本発明の実施例であ
る。

通常論理回路が内蔵する一時メモリ３０は制御回路３３
により、書込み、読み出し、およびアドレス制御が行な
われる。３４はその外部制御入力端子である。一時メモ
リ３０は通常論理動作時には通常論理信号記憶され、テ
スト時にはテスト信号が記憶される。端子３５と３６は
それぞれ、通常論理信号の入力および出力端子、３と３
７はそれぞれ、テスト信号の入力および出力端子である
。

また、３１と３２は上記通常論理信号とテスト信号の入
力側および出力側の切替え回路であり、切替信号端子２
に印加される切習え信号により制御される。

〔発明の効果〕

以上詳述したように本発明を適用すると、大規模論理回
路装置における多数のテスト信号入力端子と対応するテ
スト出力端子を、上記大規模論理回路装置内に設けたテ
スト端子切替え制御用回路により順次切替えて各論理ブ
ロックをテストすることができるので、テストピンのオ
ーバヘッドを大幅に抑圧することができる。

さらに、上記の効果により、ＬＳＩパッケージのピン数
を低減することができる。一般にＬＳＩはピン数により
収容する論理規模が制約されるので、本発明によりＬＳ
Ｉの論理規模を増大することができるのである。

さらに、上記テスト用の制御点および観測点等を並列デ
ータ扱かえるようにすることができるので、テスト速度
を早めることができる。

さらに、メモリ装置を内蔵し、テストデータを記憶する
ことができるので、必要に応じてテストを簡便、かつ迅
速に実行することができる。

さらに、テストを受ける論理装置が内蔵する一次記憶装
置をテスト用のメモリ装置として流用することかできる
ので、装置の経済性、論理オーバヘッド等を改善するこ
とができる。

第４図は本発明の適用例であるＬＳＩのデス１〜用１・
・・通常入力端子、３・・・テスト信号端子、５・・・クロック端子、７・・・通常信号、９・・・セレクタ、１１・・・デマルチプレクサ、１２・・・シフトレジスタ、１３・・・パラレルセレク１４・・・通常論理回路、ト信号、２・・・切替信号端子、４・・・セレクト信号端子、６・・・リセント端子、８・・・制御点。

１０・・・制御信号、１５・・・観測点、１８・・・通常出力端子、２０・・・シフトレジスタ、２２・・・アドレスカウンタ、３０・・・一時メモリ、３１・・・書込みデータ切替回路、３２・・・読出しデータ切替回路、３３・・・一時メモリ制御回路、３４・・・各部制御信号端子、３５．３６・・・各通常データ端子、３７・・・テストデータ出力端子。

１７・・・マルチプレクサ、１９・・・テスト用観測端子、２１・・・記憶装置、躬４通常離口鈴躬Ｓ図クロ・ンク第図第国躬国４塙７圀４

Claims

【特許請求の範囲】１、論理回路装置において、論理機能テストを行なう複
数の論理機能ブロックの各入力に通常論理信号、または
テストデータを印加するセレクタと、上記テストデータ
を複数の上記セレクタに分配するデマルチプレクサと、
上記複数の論理機能ブロックの各テスト結果データを選
択するマルチプレクサと、上記デマルチプレクサの分配
と上記マルチプレクサの選択を制御するための信号を生
成するセレクトデータ生成回路とを備えたことを特徴と
する論理テスト機能付き論理回路。２、請求項１において、上記デマルチプレクサは、シリ
アルのテスト信号をパラレル変換して得られる各ビット
信号を複数の上記セレクタに分配するようにしたもので
あることを特徴とする論理テスト機能付き論理回路。３、請求項１において、複数の上記セレクタは少なくと
もその一部に、パラレルの上記通常信号とパラレルの上
記テストデータを切替えるパラレルデータセレクタを含
み、上記マルチプレクサは、上記パラレルのテストデー
タを上記パラレルデータセレクタに分配するようにした
ものであることを特徴とする論理テスト機能付き論理回
路。４、請求項１ないし３のいずれかにおいて、上記テスト
データを記憶するメモリ装置と、メモリ制御回路を備え
、上記メモリ制御回路により上記メモリ装置から読出さ
れた上記テストデータを上記デマルチプレクサに供給す
るようにしたことを特徴とする論理テスト機能付き論理
回路。５、請求項４において、上記メモリ装置を、電気的に書
込み可能不揮発性メモリ装置、または一時メモリ装置と
したことを特徴とする論理テスト機能付き論理回路。６、請求項１ないし５のいずれかにおいて、上記論理回
路装置内の通常論理処理用の記憶装置に、通常論理デー
タと上記テストデータを切替えて書込むためのメモリ入
力切替装置と、上記通常論理処理用の記憶装置の出力デ
ータを上記デマルチプレクサに切替えて接続するメモリ
出力切替装置と、上記通常論理処理用の記憶装置の書込
み、読出しを外部信号により制御するメモリ制御回路と
を備えたことを特徴とする論理テスト機能付き論理回路
。