JPH1055288A - メモリをエミュレートするためのシステム及び方法 - Google Patents
メモリをエミュレートするためのシステム及び方法Info
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- JPH1055288A JPH1055288A JP9059753A JP5975397A JPH1055288A JP H1055288 A JPH1055288 A JP H1055288A JP 9059753 A JP9059753 A JP 9059753A JP 5975397 A JP5975397 A JP 5975397A JP H1055288 A JPH1055288 A JP H1055288A
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- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G—PHYSICS
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 効率的に且つ確実に、多数のメモリ設計をエ
ミュレートする。 【解決手段】 このシステムは、エミュレーションメモ
リを備えている。前記メモリ設計は、プログラマブルな
アドレス発生ブロックを介して、前記エミュレーション
メモリにマッピングされる。ある特定のタイムスライス
において、前記プログラマブルなアドレス発生ブロック
は、メモリ設計アドレスの全部または一部を１つのエミ
ュレーションメモリのアドレスにマッピングするアドレ
スを発生する。前記プログラマブルなアドレス発生ブロ
ックによって、多数のメモリ設計が１つのエミュレーシ
ョンメモリにマッピング可能になり、また、１つのメモ
リ設計が多数のエミュレーションメモリにマッピング可
能になる。このようにして、多数のタイムスライスにわ
たって、前記システムは、多くの異なる種類のメモリを
エミュレートすることができる。
ミュレートする。 【解決手段】 このシステムは、エミュレーションメモ
リを備えている。前記メモリ設計は、プログラマブルな
アドレス発生ブロックを介して、前記エミュレーション
メモリにマッピングされる。ある特定のタイムスライス
において、前記プログラマブルなアドレス発生ブロック
は、メモリ設計アドレスの全部または一部を１つのエミ
ュレーションメモリのアドレスにマッピングするアドレ
スを発生する。前記プログラマブルなアドレス発生ブロ
ックによって、多数のメモリ設計が１つのエミュレーシ
ョンメモリにマッピング可能になり、また、１つのメモ
リ設計が多数のエミュレーションメモリにマッピング可
能になる。このようにして、多数のタイムスライスにわ
たって、前記システムは、多くの異なる種類のメモリを
エミュレートすることができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、回路エミュレー
ションシステムの分野に関し、特に、エミュレーション
システム内のメモリ回路設計をエミュレートするための
システムに関するものである。
ションシステムの分野に関し、特に、エミュレーション
システム内のメモリ回路設計をエミュレートするための
システムに関するものである。
【０００２】
【従来の技術】電子回路設計の速度および複雑さが高ま
るのに伴い、様々な開発段階における回路設計のテスト
がますます重大になっている。論理エミュレータは、複
雑な回路設計の開発が進行するのに伴って、該回路設計
をテストする。論理エミュレータは、回路設計の機能を
エミュレートする、ソフトウエアによって構成可能なハ
ードウエアを含むことができる。回路設計は、該回路設
計の機能および作用を記述するデータセットによって詳
述される。
るのに伴い、様々な開発段階における回路設計のテスト
がますます重大になっている。論理エミュレータは、複
雑な回路設計の開発が進行するのに伴って、該回路設計
をテストする。論理エミュレータは、回路設計の機能を
エミュレートする、ソフトウエアによって構成可能なハ
ードウエアを含むことができる。回路設計は、該回路設
計の機能および作用を記述するデータセットによって詳
述される。
【０００３】メモリ回路設計は、エミュレートされる必
要がある回路設計の１つの構成要素である。回路設計
は、例えば、単一ポート・ランダムアクセイメモリ（Ｒ
ＡＭ）および多重ポート・ビデオＲＡＭ（ＶＲＡＭ）な
どの、多種類のメモリ回路設計を含むことができる。こ
れらのメモリ回路設計のサイズは、高さおよび幅におい
て異なることもできる。例えば、１つのメモリ回路設計
は、各々が２４ビットの幅を有する３０７２個のエント
リ（３Ｋの高さ）を有するものであってよい。また、他
のメモリ回路設計は、各々が１２８ビットの幅を有する
１２８個のエントリ高さを有するものであってよい。
要がある回路設計の１つの構成要素である。回路設計
は、例えば、単一ポート・ランダムアクセイメモリ（Ｒ
ＡＭ）および多重ポート・ビデオＲＡＭ（ＶＲＡＭ）な
どの、多種類のメモリ回路設計を含むことができる。こ
れらのメモリ回路設計のサイズは、高さおよび幅におい
て異なることもできる。例えば、１つのメモリ回路設計
は、各々が２４ビットの幅を有する３０７２個のエント
リ（３Ｋの高さ）を有するものであってよい。また、他
のメモリ回路設計は、各々が１２８ビットの幅を有する
１２８個のエントリ高さを有するものであってよい。
【０００４】
【発明が解決しようとする課題】従来の論理エミュレー
タの場合、設計者は、自分自身のメモリ回路設計作業バ
ージョンを配線しなければならなかった。その場合、前
記設計者は、配線したメモリ回路を前記論理エミュレー
タにインターフェイス接続している。しかし、これは、
多くの理由により望ましくない。第１に、前記メモリ回
路設計は除去またはディスエーブル（不能）状態にされ
なければならないので、設計者は、簡単に、前記回路設
計に関するソフトウエア記述を前記論理エミュレータに
直接的に使用することができない。第２に、設計者は、
前記論理エミュレータにインターフェイス接続すべき物
理的なメモリ回路を構築しなければならない。これは、
時間がかかり、エラーを生じやすく、高いコストがかか
る手続きであり、設計者の新たなメモリ回路設計を容易
にテスト能力を制限するものである。第３に、前記論理
エミュレータは、前記メモリ回路設計の配線済バージョ
ンと直接的にインターフェイス接続されなければならな
い。これは、前記論理エミュレータのコストを高くし、
該論理エミュレータを他の外部回路とインターフェイス
接続するために使用可能なハードウエアインターフェイ
ス資源を拘束する。
タの場合、設計者は、自分自身のメモリ回路設計作業バ
ージョンを配線しなければならなかった。その場合、前
記設計者は、配線したメモリ回路を前記論理エミュレー
タにインターフェイス接続している。しかし、これは、
多くの理由により望ましくない。第１に、前記メモリ回
路設計は除去またはディスエーブル（不能）状態にされ
なければならないので、設計者は、簡単に、前記回路設
計に関するソフトウエア記述を前記論理エミュレータに
直接的に使用することができない。第２に、設計者は、
前記論理エミュレータにインターフェイス接続すべき物
理的なメモリ回路を構築しなければならない。これは、
時間がかかり、エラーを生じやすく、高いコストがかか
る手続きであり、設計者の新たなメモリ回路設計を容易
にテスト能力を制限するものである。第３に、前記論理
エミュレータは、前記メモリ回路設計の配線済バージョ
ンと直接的にインターフェイス接続されなければならな
い。これは、前記論理エミュレータのコストを高くし、
該論理エミュレータを他の外部回路とインターフェイス
接続するために使用可能なハードウエアインターフェイ
ス資源を拘束する。
【０００５】米国特許No.5,448,522は、タグレジスタを
使用して多重ポートメモリ回路エミュレーションを支援
するシステムを開示している。エミュレートされる多重
ポートメモリ回路と同数の読出しポートおよび書込みポ
ートを実現するために、メモリアレイの多数のコピーが
作成される。しかし、これには多くの問題点がある。例
えば、メモリアレイの多数のコピーが必要であるので、
前記エミュレータにおいて大量のメモリが使用される。
さらに、メモリアレイの１つのコピーにおける書込み
は、追跡され、前記メモリアレイの他のコピーに反映さ
れなければならない。しかし、このためには、前記メモ
リアレイに付加的な論理が使用されなければならない。
故に、現在、改良された論理エミュレータが要求されて
いる。この発明は、上述の点に鑑みてなされたもので、
効率的に且つ確実に、多数のメモリ回路設計をエミュレ
ートできるようにするシステムおよび方法を提供しよう
とするものである。
使用して多重ポートメモリ回路エミュレーションを支援
するシステムを開示している。エミュレートされる多重
ポートメモリ回路と同数の読出しポートおよび書込みポ
ートを実現するために、メモリアレイの多数のコピーが
作成される。しかし、これには多くの問題点がある。例
えば、メモリアレイの多数のコピーが必要であるので、
前記エミュレータにおいて大量のメモリが使用される。
さらに、メモリアレイの１つのコピーにおける書込み
は、追跡され、前記メモリアレイの他のコピーに反映さ
れなければならない。しかし、このためには、前記メモ
リアレイに付加的な論理が使用されなければならない。
故に、現在、改良された論理エミュレータが要求されて
いる。この発明は、上述の点に鑑みてなされたもので、
効率的に且つ確実に、多数のメモリ回路設計をエミュレ
ートできるようにするシステムおよび方法を提供しよう
とするものである。
【０００６】
【課題を解決するための手段】この発明に係るシステム
は、多数のメモリ回路設計を同時にエミュレートする。
前記メモリ回路設計のアドレススペースは、前記システ
ムのエミュレーションメモリのアドレススペースにマッ
ピングされる。また、前記メモリ回路設計のアドレスス
ペースは、多数の時間周期全体にわたってマッピングさ
れる。こうして、前記システムは、多重ポートを有する
メモリをエミュレートできる。メモリ回路設計をエミュ
レートするためのシステムおよび方法が開示されてい
る。このシステムは、タイムスライスされた論理エミュ
レータを備えている。このタイムスライスされた論理エ
ミュレータは、１組のタイムスライスにおける機能の一
部をエミュレートすることによって、ターゲット設計の
１サイクルに実行される機能をエミュレートする。すな
わち、１組のタイムスライスは、前記ターゲット設計に
おける１つのクロックサイクルを示す。前記システム
は、ターゲット設計に含まれる多くの異なる種類のメモ
リ設計をエミュレートする。このシステムは、エミュレ
ーションメモリを備えている。前記メモリ設計は、プロ
グラマブルなアドレス発生ブロックを介して、前記エミ
ュレーションメモリにマッピングされる。ある特定のタ
イムスライスにおいて、前記プログラマブルなアドレス
発生ブロックは、メモリ設計アドレスの全部または一部
を１つのエミュレーションメモリのアドレスにマッピン
グするアドレスを発生する。前記プログラマブルなアド
レス発生ブロックによって、多数のメモリ設計が１つの
エミュレーションメモリにマッピング可能になり、ま
た、１つのメモリ設計が多数のエミュレーションメモリ
にマッピング可能になる。このようにして、多数のタイ
ムスライスにわたって、前記システムは、多くの異なる
種類のメモリをエミュレートすることができる。
は、多数のメモリ回路設計を同時にエミュレートする。
前記メモリ回路設計のアドレススペースは、前記システ
ムのエミュレーションメモリのアドレススペースにマッ
ピングされる。また、前記メモリ回路設計のアドレスス
ペースは、多数の時間周期全体にわたってマッピングさ
れる。こうして、前記システムは、多重ポートを有する
メモリをエミュレートできる。メモリ回路設計をエミュ
レートするためのシステムおよび方法が開示されてい
る。このシステムは、タイムスライスされた論理エミュ
レータを備えている。このタイムスライスされた論理エ
ミュレータは、１組のタイムスライスにおける機能の一
部をエミュレートすることによって、ターゲット設計の
１サイクルに実行される機能をエミュレートする。すな
わち、１組のタイムスライスは、前記ターゲット設計に
おける１つのクロックサイクルを示す。前記システム
は、ターゲット設計に含まれる多くの異なる種類のメモ
リ設計をエミュレートする。このシステムは、エミュレ
ーションメモリを備えている。前記メモリ設計は、プロ
グラマブルなアドレス発生ブロックを介して、前記エミ
ュレーションメモリにマッピングされる。ある特定のタ
イムスライスにおいて、前記プログラマブルなアドレス
発生ブロックは、メモリ設計アドレスの全部または一部
を１つのエミュレーションメモリのアドレスにマッピン
グするアドレスを発生する。前記プログラマブルなアド
レス発生ブロックによって、多数のメモリ設計が１つの
エミュレーションメモリにマッピング可能になり、ま
た、１つのメモリ設計が多数のエミュレーションメモリ
にマッピング可能になる。このようにして、多数のタイ
ムスライスにわたって、前記システムは、多くの異なる
種類のメモリをエミュレートすることができる。
【０００７】
【発明の実施の形態】以下、添付図面を参照してこの発
明の一実施の形態を詳細に説明する。 ａ．エミュレーションシステム 図１は、様々な種類のメモリ設計を含む回路設計をエミ
ュレートするためのエミュレーションシステムを示すも
のである。該エミュレーションシステムは、コンピュー
タシステム１００と論理エミュレータ１５０とを具備し
ている。前記コンピュータシステム１００は、相互に接
続されたプロセッサ１１０とコンピュータメモリ１０５
と外部インターフェイス１２０とを備えている。前記プ
ロセッサ１１０は、各種処理を実行し、且つ、前記コン
ピュータメモリ１０５および外部インターフェイス１２
０を制御するためのものである。前記コンピュータメモ
リ１０５は、プログラムおよびデータを格納する。ま
た、前記外部インターフェイス１２０は、前記論理エミ
ュレータ１５０と通信を行う。
明の一実施の形態を詳細に説明する。 ａ．エミュレーションシステム 図１は、様々な種類のメモリ設計を含む回路設計をエミ
ュレートするためのエミュレーションシステムを示すも
のである。該エミュレーションシステムは、コンピュー
タシステム１００と論理エミュレータ１５０とを具備し
ている。前記コンピュータシステム１００は、相互に接
続されたプロセッサ１１０とコンピュータメモリ１０５
と外部インターフェイス１２０とを備えている。前記プ
ロセッサ１１０は、各種処理を実行し、且つ、前記コン
ピュータメモリ１０５および外部インターフェイス１２
０を制御するためのものである。前記コンピュータメモ
リ１０５は、プログラムおよびデータを格納する。ま
た、前記外部インターフェイス１２０は、前記論理エミ
ュレータ１５０と通信を行う。
【０００８】前記データは回路設計１９０を含む。ター
ゲット（目標）設計としても知られている回路設計１９
０は、前記論理エミュレータ１５０によってエミュレー
トされるべき回路を示す。一実施の形態において、前記
回路設計１９０は、回路のVHDL記述を含んでいる。ま
た、他の実施の形態において、前記回路設計１９０は、
回路のVerilog記述を含んでいてよい。重要なことは、
前記回路設計１９０が任意の数のメモリ回路設計１９５
を含んでいることである。該メモリ回路設計１９５は、
様々な種類のものであってよい。例えば、該メモリ回路
設計１９５は、単純なＲＡＭメモリ設計と、多重ポート
・キャッシュメモリ設計と、ＥＥＰＲＯＭと、レジスタ
ファイルとを含んでいてよい。回路設計１９０に含まれ
ることができるメモリ回路設計の種類および数は、この
発明の一実施の形態に関する商業的に重要な事項であ
る。設計者は、従来のシステムより容易に、より多くの
回路をエミュレートすることができる。
ゲット（目標）設計としても知られている回路設計１９
０は、前記論理エミュレータ１５０によってエミュレー
トされるべき回路を示す。一実施の形態において、前記
回路設計１９０は、回路のVHDL記述を含んでいる。ま
た、他の実施の形態において、前記回路設計１９０は、
回路のVerilog記述を含んでいてよい。重要なことは、
前記回路設計１９０が任意の数のメモリ回路設計１９５
を含んでいることである。該メモリ回路設計１９５は、
様々な種類のものであってよい。例えば、該メモリ回路
設計１９５は、単純なＲＡＭメモリ設計と、多重ポート
・キャッシュメモリ設計と、ＥＥＰＲＯＭと、レジスタ
ファイルとを含んでいてよい。回路設計１９０に含まれ
ることができるメモリ回路設計の種類および数は、この
発明の一実施の形態に関する商業的に重要な事項であ
る。設計者は、従来のシステムより容易に、より多くの
回路をエミュレートすることができる。
【０００９】一実施の形態において、前記コンピュータ
システム１００は、米国カルフォルニア州、Mountain V
iewに在るSun Microsystemsから供給されるワークステ
ーションである。他の実施の形態において、前記コンピ
ュータシステム１００および論理エミュレータ１５０
が、１つのコンピュータシステムに含まれる。前記論理
エミュレータ１５０は、米国特許No.08/追補に詳細に開
示されている。一実施の形態において、前記論理エミュ
レータ１５０は、タイムスライシングと呼ばれる技術を
使用して、回路設計１９０の機能をエミュレートする。
このタイムスライシングによって、前記論理エミュレー
タ１５０は、多数のクロックサイクルを使用して、前記
回路設計１９０の１つのクロックサイクル中に実行され
る機能をエミュレートすることができる。１つのエミュ
レータクロックサイクルからの出力は、新たな出力を発
生するためにエミュレーション回路にフィードバックさ
れる。該エミュレーション回路は、エミュレータクロッ
クサイクル間に再構成され、前記論理エミュレータ１５
０が前記回路設計１９０の機能をエミュレートすること
を可能にする。
システム１００は、米国カルフォルニア州、Mountain V
iewに在るSun Microsystemsから供給されるワークステ
ーションである。他の実施の形態において、前記コンピ
ュータシステム１００および論理エミュレータ１５０
が、１つのコンピュータシステムに含まれる。前記論理
エミュレータ１５０は、米国特許No.08/追補に詳細に開
示されている。一実施の形態において、前記論理エミュ
レータ１５０は、タイムスライシングと呼ばれる技術を
使用して、回路設計１９０の機能をエミュレートする。
このタイムスライシングによって、前記論理エミュレー
タ１５０は、多数のクロックサイクルを使用して、前記
回路設計１９０の１つのクロックサイクル中に実行され
る機能をエミュレートすることができる。１つのエミュ
レータクロックサイクルからの出力は、新たな出力を発
生するためにエミュレーション回路にフィードバックさ
れる。該エミュレーション回路は、エミュレータクロッ
クサイクル間に再構成され、前記論理エミュレータ１５
０が前記回路設計１９０の機能をエミュレートすること
を可能にする。
【００１０】前記論理エミュレータ１５０は、多数のプ
ロセッサボード１６０を含んでいる。各プロセッサボー
ド１６０は、ボードインターフェイス回路１６２に接続
された多数の集積回路１７０を備えている。これらの集
積回路１７０は、前記プロセッサボード１６０間で情報
を交換することができ、従って、共働して前記回路設計
１９０をエミュレートすることができる。一実施の形態
において、１つの集積回路１７０は多数の小さなメモリ
設計をエミュレートすることができ、多数の集積回路１
７０で１つの大きなメモリ設計をエミュレートすること
ができる。前記集積回路１７０は、次のような相互接続
を有する多数の回路ブロックを含んでいる。前記集積回
路１７０に対する入力は、ルーティングおよび制御ブロ
ック１７２と、バックプレーンセレクタ１７４と、制御
および出力回路１７１に接続されている。前記ルーティ
ングおよび制御ブロック１７２およびバックプレーンセ
レクタ１７４は、出力セレクタ１７６に接続されてい
る。該出力セレクタ１７６の出力は、レジスタ１７８、
フィードバックセレクタ１７９、エミュレーションメモ
リ１８０および前記集積回路１７０の出力に接続されて
いる。前記制御および出力回路１７１は、前記集積回路
１７０の出力にも接続されている。
ロセッサボード１６０を含んでいる。各プロセッサボー
ド１６０は、ボードインターフェイス回路１６２に接続
された多数の集積回路１７０を備えている。これらの集
積回路１７０は、前記プロセッサボード１６０間で情報
を交換することができ、従って、共働して前記回路設計
１９０をエミュレートすることができる。一実施の形態
において、１つの集積回路１７０は多数の小さなメモリ
設計をエミュレートすることができ、多数の集積回路１
７０で１つの大きなメモリ設計をエミュレートすること
ができる。前記集積回路１７０は、次のような相互接続
を有する多数の回路ブロックを含んでいる。前記集積回
路１７０に対する入力は、ルーティングおよび制御ブロ
ック１７２と、バックプレーンセレクタ１７４と、制御
および出力回路１７１に接続されている。前記ルーティ
ングおよび制御ブロック１７２およびバックプレーンセ
レクタ１７４は、出力セレクタ１７６に接続されてい
る。該出力セレクタ１７６の出力は、レジスタ１７８、
フィードバックセレクタ１７９、エミュレーションメモ
リ１８０および前記集積回路１７０の出力に接続されて
いる。前記制御および出力回路１７１は、前記集積回路
１７０の出力にも接続されている。
【００１１】前記制御および出力回路１７１は、前記集
積回路１７０の入力からの制御信号を受け取る。前記制
御および出力回路１７１は、前記集積回路１７０内の回
路を制御するための制御信号を発生する。また、前記制
御および出力回路１７１は、プログラムされた出力を発
生するためのプログラマブル出力メモリを含んでいる。
前記バックプレーンセレクタ１７４は、３２個の３２：
１セレクタを含んでいる。こうして、前記集積回路１７
０は、（ボードインターフェイス１６２から）任意の順
序で、３２のバックプレーン入力のうちの任意のものを
選択できるようになっている。
積回路１７０の入力からの制御信号を受け取る。前記制
御および出力回路１７１は、前記集積回路１７０内の回
路を制御するための制御信号を発生する。また、前記制
御および出力回路１７１は、プログラムされた出力を発
生するためのプログラマブル出力メモリを含んでいる。
前記バックプレーンセレクタ１７４は、３２個の３２：
１セレクタを含んでいる。こうして、前記集積回路１７
０は、（ボードインターフェイス１６２から）任意の順
序で、３２のバックプレーン入力のうちの任意のものを
選択できるようになっている。
【００１２】前記ルーティングおよび制御ブロック１７
２は、多数のセレクタ群、レジスタ群およびプログラマ
ブル論理ブロック群を含んでいる。回路設計１９０のエ
ミュレーション時において、前記ルーティングおよび制
御ブロック１７２は、入力およびその出力端子からのフ
ィードバックの供給を受けながら、絶えずプログラムお
よび再プログラムされる。こうして、前記ルーティング
および制御ブロック１７２は、エミュレーション処理の
大きな部分を実行する。エミュレーション時において、
前記ルーティングおよび制御ブロック１７２は、エミュ
レーションメモリ１８０のためのアドレスおよびデータ
を発生するようプログラムされる。前記レジスタ１７８
は、前記セレクタ１７６からの出力を後での使用（例え
ば、プログラマブルなパイプラインすなわち逐次制御）
のために格納する。
２は、多数のセレクタ群、レジスタ群およびプログラマ
ブル論理ブロック群を含んでいる。回路設計１９０のエ
ミュレーション時において、前記ルーティングおよび制
御ブロック１７２は、入力およびその出力端子からのフ
ィードバックの供給を受けながら、絶えずプログラムお
よび再プログラムされる。こうして、前記ルーティング
および制御ブロック１７２は、エミュレーション処理の
大きな部分を実行する。エミュレーション時において、
前記ルーティングおよび制御ブロック１７２は、エミュ
レーションメモリ１８０のためのアドレスおよびデータ
を発生するようプログラムされる。前記レジスタ１７８
は、前記セレクタ１７６からの出力を後での使用（例え
ば、プログラマブルなパイプラインすなわち逐次制御）
のために格納する。
【００１３】前記フィードバックセレクタ１７９は、前
記出力セレクタ１７６からの直線的フィードバック、ま
たは、前記レジスタ１７８の出力からの直線的フィード
バックを選択する。前記エミュレーションメモリ１８０
は、前記エミュレータ１５０が多くの種類のメモリ設計
をエミュレートすることを可能にする。前記エミュレー
ションメモリ１８０は、前記出力セレクタ１７６からか
らの入力を受け取り、該出力セレクタ１７６にフィード
バックされる出力を発生する。る。
記出力セレクタ１７６からの直線的フィードバック、ま
たは、前記レジスタ１７８の出力からの直線的フィード
バックを選択する。前記エミュレーションメモリ１８０
は、前記エミュレータ１５０が多くの種類のメモリ設計
をエミュレートすることを可能にする。前記エミュレー
ションメモリ１８０は、前記出力セレクタ１７６からか
らの入力を受け取り、該出力セレクタ１７６にフィード
バックされる出力を発生する。る。
【００１４】ｂ．エミュレーションメモリ 図２は、図１のエミュレーションメモリ１８０の一実施
の形態を示す図である。一実施の形態において、前記エ
ミュレーションメモリ１８０は、前記集積回路１７０上
に集積される。他の実施の形態において、前記エミュレ
ーションメモリ１８０は、個別の集積回路または多数の
集積回路上に集積される。前記エミュレーションメモリ
１８０は、次のような接続を有する回路を含んでいる。
前記エミュレーションデータセレクタ２００およびエミ
ュレーションアドレスセレクタは、前記エミュレーショ
ンメモリ１８０の入力に接続されている。前記エミュレ
ーションデータセレクタ２００の出力は、４Ｋ×３２の
ＲＡＭ２３０のデータ入力（３２ビットＷデータ）に接
続されている。前記エミュレーションアドレスセレクタ
２１０の出力は、エミュレーションアドレスレジスタ２
２０に接続されている。前記エミュレーションアドレス
レジスタ２２０の出力は、前記ＲＡＭ２３０のアドレス
入力（１２ビット）と書込みイネーブル入力（４ビッ
ト）に接続されている。前記ＲＡＭ２３０は、チップセ
レクトライン２４０をさらに有する。該ＲＡＭ２３０の
出力（３２ビットＲデータ）は、メモリ出力セレクタ２
４０に接続されている。該メモリ出力セレクタ２４０の
出力は、前記エミュレーションメモリ１８０の出力に接
続されている。
の形態を示す図である。一実施の形態において、前記エ
ミュレーションメモリ１８０は、前記集積回路１７０上
に集積される。他の実施の形態において、前記エミュレ
ーションメモリ１８０は、個別の集積回路または多数の
集積回路上に集積される。前記エミュレーションメモリ
１８０は、次のような接続を有する回路を含んでいる。
前記エミュレーションデータセレクタ２００およびエミ
ュレーションアドレスセレクタは、前記エミュレーショ
ンメモリ１８０の入力に接続されている。前記エミュレ
ーションデータセレクタ２００の出力は、４Ｋ×３２の
ＲＡＭ２３０のデータ入力（３２ビットＷデータ）に接
続されている。前記エミュレーションアドレスセレクタ
２１０の出力は、エミュレーションアドレスレジスタ２
２０に接続されている。前記エミュレーションアドレス
レジスタ２２０の出力は、前記ＲＡＭ２３０のアドレス
入力（１２ビット）と書込みイネーブル入力（４ビッ
ト）に接続されている。前記ＲＡＭ２３０は、チップセ
レクトライン２４０をさらに有する。該ＲＡＭ２３０の
出力（３２ビットＲデータ）は、メモリ出力セレクタ２
４０に接続されている。該メモリ出力セレクタ２４０の
出力は、前記エミュレーションメモリ１８０の出力に接
続されている。
【００１５】前記エミュレーションデータセレクタ２０
０は、３２個の３２：１セレクタを含んでいる。その３
２本の入力ラインは、前記エミュレーションメモリ１８
０の３２ビット幅の入力データバスから来ている。これ
らの３２個の３２：１セレクタによって、前記エミュレ
ーションデータセレクタ２００は、任意の入力ラインを
任意のＷデータ入力に接続することができる。こうし
て、前記３２ビットのデータラインのうちの任意のもの
に前記ＲＡＭ２３０用のデータを発生させることによっ
て、当該システムにおける融通性が提供される。
０は、３２個の３２：１セレクタを含んでいる。その３
２本の入力ラインは、前記エミュレーションメモリ１８
０の３２ビット幅の入力データバスから来ている。これ
らの３２個の３２：１セレクタによって、前記エミュレ
ーションデータセレクタ２００は、任意の入力ラインを
任意のＷデータ入力に接続することができる。こうし
て、前記３２ビットのデータラインのうちの任意のもの
に前記ＲＡＭ２３０用のデータを発生させることによっ
て、当該システムにおける融通性が提供される。
【００１６】前記エミュレーションアドレスセレクタ２
１０は、１６個の３５：１セレクタを含んでいる。各前
記３５：１セレクタは、前記エミュレーションメモリ１
８０の３２本の入力ラインと、１本のグラウンドライン
と、１本のＶＣＣラインと、エミュレーションアドレス
レジスタ２２０からの１本の対応する出力ラインとを含
む３５本の入力ラインを有する。例えば、前記エミュレ
ーションアドレスレジスタ２２０のためのアドレス２２
４のビット７を出力する前記３５：１セレクタは、次の
ような入力を有する。すなわち、前記エミュレーション
メモリ１８０の入力バスからのビット３１〜０、ＶＣ
Ｃ、グラウンド、および、前記エミュレーションアドレ
スレジスタ２２０によって出力されるアドレス２２４の
ビット７である。このようにして、前記エミュレーショ
ンデータセレクタ２００は、前記エミュレーションメモ
リ１８０の入力、前記エミュレーションアドレスレジス
タ２２０からのフィードバック、設定値（前記ＶＣＣラ
インおよびグラウンドラインからの０もしくは１）、ま
たは、これらのラインの組合わせを選択する。
１０は、１６個の３５：１セレクタを含んでいる。各前
記３５：１セレクタは、前記エミュレーションメモリ１
８０の３２本の入力ラインと、１本のグラウンドライン
と、１本のＶＣＣラインと、エミュレーションアドレス
レジスタ２２０からの１本の対応する出力ラインとを含
む３５本の入力ラインを有する。例えば、前記エミュレ
ーションアドレスレジスタ２２０のためのアドレス２２
４のビット７を出力する前記３５：１セレクタは、次の
ような入力を有する。すなわち、前記エミュレーション
メモリ１８０の入力バスからのビット３１〜０、ＶＣ
Ｃ、グラウンド、および、前記エミュレーションアドレ
スレジスタ２２０によって出力されるアドレス２２４の
ビット７である。このようにして、前記エミュレーショ
ンデータセレクタ２００は、前記エミュレーションメモ
リ１８０の入力、前記エミュレーションアドレスレジス
タ２２０からのフィードバック、設定値（前記ＶＣＣラ
インおよびグラウンドラインからの０もしくは１）、ま
たは、これらのラインの組合わせを選択する。
【００１７】前記エミュレーションアドレスレジスタ２
２０は、前記エミュレーションアドレスセレクタ２１０
からの出力を格納する。前記エミュレーションアドレス
レジスタ２２０の出力は、１２ビットのアドレス２２４
と、４本の書込みイネーブルラインとを含むものであ
る。前記アドレス２２４は前記ＲＡＭ２３０における１
つの３２ビットエントリのアドレスを選択し、前記４本
の書込みイネーブルラインは前記エントリの４バイトの
うちのどのバイトに書込みを行うべきかを選択するもの
である。このようにして、前記アドレス２２４と書込み
イネーブル２２２との組合わせを使用することによっ
て、前記ＲＡＭ２３０における任意のバイトに選択的に
書込みを行うことができる。
２０は、前記エミュレーションアドレスセレクタ２１０
からの出力を格納する。前記エミュレーションアドレス
レジスタ２２０の出力は、１２ビットのアドレス２２４
と、４本の書込みイネーブルラインとを含むものであ
る。前記アドレス２２４は前記ＲＡＭ２３０における１
つの３２ビットエントリのアドレスを選択し、前記４本
の書込みイネーブルラインは前記エントリの４バイトの
うちのどのバイトに書込みを行うべきかを選択するもの
である。このようにして、前記アドレス２２４と書込み
イネーブル２２２との組合わせを使用することによっ
て、前記ＲＡＭ２３０における任意のバイトに選択的に
書込みを行うことができる。
【００１８】前記エミュレーションアドレスレジスタ２
２０によって、前記エミュレーションメモリ１８０は、
エミュレーション時における多数のタイムスライスにわ
たるアドレスを格納することができる。例えば、１つの
タイムスライスにおいて、３２ビットのデータエントリ
の下位１６ビットのみが前記ルーティングおよび制御ブ
ロック１７２によって発生される、と仮定する。また、
前記データエントリのアドレスも発生される、と仮定す
る。前記エミュレーションアドレスレジスタ２２０は、
第１のタイムスライス時に前記アドレスを格納すること
ができるが、前記ＲＡＭ２３０におけるエントリの２つ
の下位バイトのみをイネーブル状態にする。次のタイム
スライスにおいて、前記ルーティングおよび制御ブロッ
ク１７２によって、上位１６ビットの情報が発生され
る。この場合、上記と同じアドレスが使用されるが、前
記ＲＡＭ２３０におけるエントリの２つの上位バイトの
みがイネーブル状態にされる。従って、同一のメモリ一
に対する多重メモリアクセスのために、アドレスを発生
しなおす必要がない。
２０によって、前記エミュレーションメモリ１８０は、
エミュレーション時における多数のタイムスライスにわ
たるアドレスを格納することができる。例えば、１つの
タイムスライスにおいて、３２ビットのデータエントリ
の下位１６ビットのみが前記ルーティングおよび制御ブ
ロック１７２によって発生される、と仮定する。また、
前記データエントリのアドレスも発生される、と仮定す
る。前記エミュレーションアドレスレジスタ２２０は、
第１のタイムスライス時に前記アドレスを格納すること
ができるが、前記ＲＡＭ２３０におけるエントリの２つ
の下位バイトのみをイネーブル状態にする。次のタイム
スライスにおいて、前記ルーティングおよび制御ブロッ
ク１７２によって、上位１６ビットの情報が発生され
る。この場合、上記と同じアドレスが使用されるが、前
記ＲＡＭ２３０におけるエントリの２つの上位バイトの
みがイネーブル状態にされる。従って、同一のメモリ一
に対する多重メモリアクセスのために、アドレスを発生
しなおす必要がない。
【００１９】前記ＲＡＭ２３０の出力（Ｒデータ）は、
メモリ出力セレクタ２４０に接続されている。該メモリ
出力セレクタ２４０は、３２個の３２：１マルチプレク
サを含んでいる。これら３２個の３２：１マルチプレク
サによって、前記ＲＡＭ２３０からのデータラインのう
ちの任意のものが、前記エミュレーションメモリ１８０
の出力の任意のデータに接続可能になる。前記エミュレ
ーションデータセレクタ２００、エミュレーションアド
レスセレクタ２１０、エミュレーションアドレスレジス
タ２２０、セレクタ２４０および前記ＲＡＭ２３０のチ
ップセレクトは、すべて、前記制御および出力回路１７
１によって制御される。
メモリ出力セレクタ２４０に接続されている。該メモリ
出力セレクタ２４０は、３２個の３２：１マルチプレク
サを含んでいる。これら３２個の３２：１マルチプレク
サによって、前記ＲＡＭ２３０からのデータラインのう
ちの任意のものが、前記エミュレーションメモリ１８０
の出力の任意のデータに接続可能になる。前記エミュレ
ーションデータセレクタ２００、エミュレーションアド
レスセレクタ２１０、エミュレーションアドレスレジス
タ２２０、セレクタ２４０および前記ＲＡＭ２３０のチ
ップセレクトは、すべて、前記制御および出力回路１７
１によって制御される。
【００２０】前記ＲＡＭ２３０は、読出しポートと書込
みポートとを有する、４Ｋ×３２ビットのスタティック
ＲＡＭを含んでいる。該ＲＡＭ２３０はライトスルー
（write-through）メモリである（すなわち、１クロッ
クサイクル中にある値Ｘが書かれた場合、該値Ｘは、同
じクロックサイクル中に、前記ＲＡＭ２３０の出力に現
れる）。他の実施の形態において、前記ＲＡＭ２３０の
代りに、および／または、該ＲＡＭ２３０に加えて、１
６Ｋ×６４のＥＥＰＲＯＭまたは１Ｍ×１のＤＲＡＭの
ような他の種類のメモリが使用される。さらに、前記Ｒ
ＡＭ２３０は、前記集積回路１７０上に含まれている必
要はない。こうして、一実施の形態において、前記ＲＡ
Ｍ２３０は前記集積回路１７０である。これら多種類の
メモリの場合、前記エミュレーションデータセレクタ２
００、エミュレーションアドレスセレクタ２１０、エミ
ュレーションアドレスレジスタ２２０およびメモリ出力
セレクタ２４０に対して、対応する変更がなされる。
みポートとを有する、４Ｋ×３２ビットのスタティック
ＲＡＭを含んでいる。該ＲＡＭ２３０はライトスルー
（write-through）メモリである（すなわち、１クロッ
クサイクル中にある値Ｘが書かれた場合、該値Ｘは、同
じクロックサイクル中に、前記ＲＡＭ２３０の出力に現
れる）。他の実施の形態において、前記ＲＡＭ２３０の
代りに、および／または、該ＲＡＭ２３０に加えて、１
６Ｋ×６４のＥＥＰＲＯＭまたは１Ｍ×１のＤＲＡＭの
ような他の種類のメモリが使用される。さらに、前記Ｒ
ＡＭ２３０は、前記集積回路１７０上に含まれている必
要はない。こうして、一実施の形態において、前記ＲＡ
Ｍ２３０は前記集積回路１７０である。これら多種類の
メモリの場合、前記エミュレーションデータセレクタ２
００、エミュレーションアドレスセレクタ２１０、エミ
ュレーションアドレスレジスタ２２０およびメモリ出力
セレクタ２４０に対して、対応する変更がなされる。
【００２１】ｃ．多数のメモリ設計をエミュレートする
方法の一実施の形態 図３は、多数のメモリ回路設計１９５をエミュレートす
る方法の一実施の形態を示すものである。この実施の形
態は、前記コンピュータシステム１００およびエミュレ
ータ１５０において実施されることができる。一般に、
この実施の形態は、前記メモリ回路設計１９５を１つま
たは複数のエミュレーションメモリ１８０にマッピング
する。このマッピング処理は、メモリ回路設計１９５を
識別し、該メモリ回路設計１９５のアドレススペースと
前記エミュレーションメモリ１８０のアドレススペース
との間の有効相関関係を決定することを含むものであ
る。
方法の一実施の形態 図３は、多数のメモリ回路設計１９５をエミュレートす
る方法の一実施の形態を示すものである。この実施の形
態は、前記コンピュータシステム１００およびエミュレ
ータ１５０において実施されることができる。一般に、
この実施の形態は、前記メモリ回路設計１９５を１つま
たは複数のエミュレーションメモリ１８０にマッピング
する。このマッピング処理は、メモリ回路設計１９５を
識別し、該メモリ回路設計１９５のアドレススペースと
前記エミュレーションメモリ１８０のアドレススペース
との間の有効相関関係を決定することを含むものであ
る。
【００２２】ブロック３１０において、前記コンピュー
タシステム１００は、回路設計１９０内におけるメモリ
回路設計１９５を識別する。これは、ターゲット回路設
計１９５の動作に関する記述を分析することによって実
行可能である。前記コンピュータシステム１００は、各
前記メモリ回路設計のビット幅およびエントリ高さを識
別する。こうして、各前記メモリ回路設計は、該メモリ
回路設計におけるエントリ数、および、各エントリにお
けるビット数によって識別される。さらに、各前記メモ
リ回路設計ごとのポートの数および種類が識別される。
例えば、前記コンピュータシステム１００は、あるメモ
リ回路設計を、１Ｋのエントリおよび３２ビット幅のエ
ントリを有するデュアルポートＲＡＭとして識別するこ
とができる。
タシステム１００は、回路設計１９０内におけるメモリ
回路設計１９５を識別する。これは、ターゲット回路設
計１９５の動作に関する記述を分析することによって実
行可能である。前記コンピュータシステム１００は、各
前記メモリ回路設計のビット幅およびエントリ高さを識
別する。こうして、各前記メモリ回路設計は、該メモリ
回路設計におけるエントリ数、および、各エントリにお
けるビット数によって識別される。さらに、各前記メモ
リ回路設計ごとのポートの数および種類が識別される。
例えば、前記コンピュータシステム１００は、あるメモ
リ回路設計を、１Ｋのエントリおよび３２ビット幅のエ
ントリを有するデュアルポートＲＡＭとして識別するこ
とができる。
【００２３】次に、ステップ３２０において、すべての
メモリの種類が処理されたか否かが判定される。ノーで
ある場合、ブロック３２３および３２５の処理が実行さ
れる。ブロック３２３では、各メモリ回路設計の幅が、
前記ＲＡＭ２３０の最も近い書込みイネーブル境界にパ
ディングされる。例えば、あるメモリ回路設計が４ビッ
ト幅のエントリを有するが、前記ＲＡＭ２３０のための
書込みイネーブルが８ビット境界上にある場合、前記メ
モリ回路設計の幅が８ビットに増加される。従って、こ
のブロックは、前記ＲＡＭ２３０の最小細分性を、前記
メモリ回路設計のエントリの幅に一致させる。前記出力
セレクタ２４０はメモリ値が個々のビットとしてアクセ
スされ得るようにするので、読出し専用メモリの場合は
すべて、前記パディングは必要ではない。
メモリの種類が処理されたか否かが判定される。ノーで
ある場合、ブロック３２３および３２５の処理が実行さ
れる。ブロック３２３では、各メモリ回路設計の幅が、
前記ＲＡＭ２３０の最も近い書込みイネーブル境界にパ
ディングされる。例えば、あるメモリ回路設計が４ビッ
ト幅のエントリを有するが、前記ＲＡＭ２３０のための
書込みイネーブルが８ビット境界上にある場合、前記メ
モリ回路設計の幅が８ビットに増加される。従って、こ
のブロックは、前記ＲＡＭ２３０の最小細分性を、前記
メモリ回路設計のエントリの幅に一致させる。前記出力
セレクタ２４０はメモリ値が個々のビットとしてアクセ
スされ得るようにするので、読出し専用メモリの場合は
すべて、前記パディングは必要ではない。
【００２４】次に、ステップ３２５において、各前記メ
モリ回路設計のビットサイズが求められる。これは、前
記パディングされた幅をエントリの数と乗算することに
よって行われる。例えば、図２のエミュレーションメモ
リ１８０の場合、１Ｋ×３２のメモリ回路設計は３２７
６８ビットを有し、１Ｋ×４のメモリ回路設計は８１９
２（１Ｋ×８−８にパディングされる幅）ビットを有す
る。すべてのメモリ回路設計が処理された後、ブロック
３３０において、該メモリ回路設計１９５がサイズ別に
分類される。もっとも大きなメモリが、分類リストの最
初にくる。
モリ回路設計のビットサイズが求められる。これは、前
記パディングされた幅をエントリの数と乗算することに
よって行われる。例えば、図２のエミュレーションメモ
リ１８０の場合、１Ｋ×３２のメモリ回路設計は３２７
６８ビットを有し、１Ｋ×４のメモリ回路設計は８１９
２（１Ｋ×８−８にパディングされる幅）ビットを有す
る。すべてのメモリ回路設計が処理された後、ブロック
３３０において、該メモリ回路設計１９５がサイズ別に
分類される。もっとも大きなメモリが、分類リストの最
初にくる。
【００２５】次に、ブロック３４０において、前記コン
ピュータシステム１００は、すべてのメモリ回路設計１
９５が前記エミュレーションメモリ１８０にマッピング
されたか否かを判定する。すべてのメモリ回路設計１９
５がマッピングされてない場合、ブロック３４３および
ブロック３４５が実行される。こうして、ブロック３４
３およびブロック３４５が、もっとも大きなサイズのメ
モリ回路設計１９５から、各メモリ回路設計１９５ごと
に実行される。ブロック３４３において、特定のメモリ
回路設計１９５のアドレススペースが、前記エミュレー
ションメモリ１８０のアドレススペースにマッピングさ
れる。前記エミュレーションメモリ１８０のアドレスス
ペースは、１つの大きなメモリスペース（メモリパレッ
ト）として扱われる。そして、各メモリ回路設計が、前
記メモリパレットの対応する部分に割り当てられる。図
４はブロック３４３を示している。
ピュータシステム１００は、すべてのメモリ回路設計１
９５が前記エミュレーションメモリ１８０にマッピング
されたか否かを判定する。すべてのメモリ回路設計１９
５がマッピングされてない場合、ブロック３４３および
ブロック３４５が実行される。こうして、ブロック３４
３およびブロック３４５が、もっとも大きなサイズのメ
モリ回路設計１９５から、各メモリ回路設計１９５ごと
に実行される。ブロック３４３において、特定のメモリ
回路設計１９５のアドレススペースが、前記エミュレー
ションメモリ１８０のアドレススペースにマッピングさ
れる。前記エミュレーションメモリ１８０のアドレスス
ペースは、１つの大きなメモリスペース（メモリパレッ
ト）として扱われる。そして、各メモリ回路設計が、前
記メモリパレットの対応する部分に割り当てられる。図
４はブロック３４３を示している。
【００２６】ブロック３４５において、必要に応じて、
複数の異なるサブスペースについて付加的なタイムスラ
イスが割り当てられる。理想的には、すべてのメモリ回
路設計１９５は、ＲＡＭ２３０の一部に割り当てられ
る。しかし、前記メモリ回路設計が多重ポートメモリの
ためのものである場合、付加的なタイムスライスが必要
になる。第１のタイムスライスにおいて、前記エミュレ
ーションメモリ１８０は第１のポートによるアクセスを
エミュレートでき、第２のタイムスライスにおいて、前
記エミュレーションメモリ１８０は第２のポートによる
アクセスをエミュレートできる。このように、一実施の
形態において、前記付加的なタイムスライスが、１を超
える各メモリ回路設計ごとに追加される。
複数の異なるサブスペースについて付加的なタイムスラ
イスが割り当てられる。理想的には、すべてのメモリ回
路設計１９５は、ＲＡＭ２３０の一部に割り当てられ
る。しかし、前記メモリ回路設計が多重ポートメモリの
ためのものである場合、付加的なタイムスライスが必要
になる。第１のタイムスライスにおいて、前記エミュレ
ーションメモリ１８０は第１のポートによるアクセスを
エミュレートでき、第２のタイムスライスにおいて、前
記エミュレーションメモリ１８０は第２のポートによる
アクセスをエミュレートできる。このように、一実施の
形態において、前記付加的なタイムスライスが、１を超
える各メモリ回路設計ごとに追加される。
【００２７】前記ＲＡＭ２３０の幅より広いメモリ回路
設計１９５について、さらに付加的なタイムスライスが
追加されてよい。例えば、前記メモリ回路設計が６４ビ
ットの幅であり、前記ＲＡＭ２３０が３２ビットの幅で
ある、と仮定する。さらに、前記マッピングブロック３
４３が前記メモリ回路設計のアドレススペースを示す２
つのアドレスサブスペースを作成する、と仮定する。ま
た、前記２つのアドレスサブスペースが１つのＲＡＭ２
３０のアドレススペースにマッピングされる、と仮定す
る。そして、第１のタイムスライスにおいて、前記メモ
リ回路設計のエントリの下位３２ビットが前記ＲＡＭ２
３０に書き込まれ、第２のタイムスライスにおいて、前
記メモリ回路設計のエントリの上位３２ビットが前記Ｒ
ＡＭ２３０に書き込まれる。
設計１９５について、さらに付加的なタイムスライスが
追加されてよい。例えば、前記メモリ回路設計が６４ビ
ットの幅であり、前記ＲＡＭ２３０が３２ビットの幅で
ある、と仮定する。さらに、前記マッピングブロック３
４３が前記メモリ回路設計のアドレススペースを示す２
つのアドレスサブスペースを作成する、と仮定する。ま
た、前記２つのアドレスサブスペースが１つのＲＡＭ２
３０のアドレススペースにマッピングされる、と仮定す
る。そして、第１のタイムスライスにおいて、前記メモ
リ回路設計のエントリの下位３２ビットが前記ＲＡＭ２
３０に書き込まれ、第２のタイムスライスにおいて、前
記メモリ回路設計のエントリの上位３２ビットが前記Ｒ
ＡＭ２３０に書き込まれる。
【００２８】付加的なタイムスライスを追加する他の理
由は、複数の異なるメモリのアドレススペースが前記Ｒ
ＡＭ２３０のアドレススペースにマッピングされ、前記
ＲＡＭ２３０に対するアクセスに衝突が生じる、場合に
発生する。例えば、２つのメモリ回路設計１９５が前記
ＲＡＭ２３０のアドレススペースにマッピングされ、こ
れら２つのメモリ回路設計が同一のサイクル内にアクセ
スされるべきことが回路設計１９０によって定義されて
いる場合、付加的なタイムスライスが必要になる。
由は、複数の異なるメモリのアドレススペースが前記Ｒ
ＡＭ２３０のアドレススペースにマッピングされ、前記
ＲＡＭ２３０に対するアクセスに衝突が生じる、場合に
発生する。例えば、２つのメモリ回路設計１９５が前記
ＲＡＭ２３０のアドレススペースにマッピングされ、こ
れら２つのメモリ回路設計が同一のサイクル内にアクセ
スされるべきことが回路設計１９０によって定義されて
いる場合、付加的なタイムスライスが必要になる。
【００２９】すべてのメモリ回路設計１９５のアドレス
スペースがマッピングされた後、ブロック３５０におい
て、前記エミュレータ１５０が前記コンピュータシステ
ム１００によってプログラムされる。これは、前記制御
および出力回路１７１に制御プログラムをロードするこ
とを含む。このロードの一部は、前記ルーティングおよ
び制御ブロック１７２および前記集積回路１７０の他の
構成要素が前記メモリ回路のアドレススペースを前記エ
ミュレーションメモリ１８０のアドレススペースにマッ
ピングするための正しいアドレスおよびデータ情報を前
記エミュレーションメモリ１８０に供給する、ことを保
証する制御信号を含む。次に、エミュレーションが実行
される。これは、前記回路設計１９０を実施するための
テストベクトルを前記エミュレータ１５０に供給するこ
とを含むものである。
スペースがマッピングされた後、ブロック３５０におい
て、前記エミュレータ１５０が前記コンピュータシステ
ム１００によってプログラムされる。これは、前記制御
および出力回路１７１に制御プログラムをロードするこ
とを含む。このロードの一部は、前記ルーティングおよ
び制御ブロック１７２および前記集積回路１７０の他の
構成要素が前記メモリ回路のアドレススペースを前記エ
ミュレーションメモリ１８０のアドレススペースにマッ
ピングするための正しいアドレスおよびデータ情報を前
記エミュレーションメモリ１８０に供給する、ことを保
証する制御信号を含む。次に、エミュレーションが実行
される。これは、前記回路設計１９０を実施するための
テストベクトルを前記エミュレータ１５０に供給するこ
とを含むものである。
【００３０】図４は、前記メモリ回路設計を前記エミュ
レーションメモリ１８０のアドレススペースにマッピン
グする方法の一実施の形態を示すものである。ブロック
４１０において、１つまたは複数の部分的アドレスサブ
スペースを発生するために、前記メモリ回路のアドレス
スペースが、前記ＲＡＭ２３０の高さによって割られ
る。このブロック４１０は、前記ＲＡＭ２３０全体に前
記メモリ回路のアドレススペースを配分することによっ
て、前記ＲＡＭ２３０の高さより大きな高さを有するメ
モリ回路設計を前記エミュレーションメモリ１８０のア
ドレススペースにはめ込む、という課題を解決するもの
である。
レーションメモリ１８０のアドレススペースにマッピン
グする方法の一実施の形態を示すものである。ブロック
４１０において、１つまたは複数の部分的アドレスサブ
スペースを発生するために、前記メモリ回路のアドレス
スペースが、前記ＲＡＭ２３０の高さによって割られ
る。このブロック４１０は、前記ＲＡＭ２３０全体に前
記メモリ回路のアドレススペースを配分することによっ
て、前記ＲＡＭ２３０の高さより大きな高さを有するメ
モリ回路設計を前記エミュレーションメモリ１８０のア
ドレススペースにはめ込む、という課題を解決するもの
である。
【００３１】ブロック４２０では、必要に応じて、前記
部分的アドレスサブスペースがさらに分割される。ブロ
ック４１０において作成された部分的アドレスサブスペ
ースが、アドレスサブスペースを発生するために、前記
ＲＡＭ２３０の幅によって割られる。こうして、ブロッ
ク４１０は、前記ＲＡＭ２３０における多数のエントリ
全体に前記メモリ回路設計のアドレススペースを配分す
ることによって、前記ＲＡＭ２３０の幅より大きな幅を
有するメモリ回路設計を前記エミュレーションメモリ１
８０のアドレススペースにはめ込む、という課題を解決
するものである。
部分的アドレスサブスペースがさらに分割される。ブロ
ック４１０において作成された部分的アドレスサブスペ
ースが、アドレスサブスペースを発生するために、前記
ＲＡＭ２３０の幅によって割られる。こうして、ブロッ
ク４１０は、前記ＲＡＭ２３０における多数のエントリ
全体に前記メモリ回路設計のアドレススペースを配分す
ることによって、前記ＲＡＭ２３０の幅より大きな幅を
有するメモリ回路設計を前記エミュレーションメモリ１
８０のアドレススペースにはめ込む、という課題を解決
するものである。
【００３２】ブロック４３０では、前記コンピュータシ
ステム１００は、前記アドレスサブスペースと前記エミ
ュレーションアドレススペースとの間の関係を求める。
これは、前記論理エミュレータにおいて、特定のサブス
ペースをＲＡＭ２３０の特定の部分に割り当てることを
含むものである。
ステム１００は、前記アドレスサブスペースと前記エミ
ュレーションアドレススペースとの間の関係を求める。
これは、前記論理エミュレータにおいて、特定のサブス
ペースをＲＡＭ２３０の特定の部分に割り当てることを
含むものである。
【００３３】ｄ．メモリ設計をエミュレーションメモリ
にマッピングする例 図５は、１つの設計における多数のメモリが前記エミュ
レーションメモリ１８０にマッピングされる一例を示す
ものである。上述の如く、ソフトウエアツールは、前記
エミュレーションメモリ１８０のアドレススペースを１
つの大きなメモリパレットとして扱う。前記メモリ回路
設計１９５は、該メモリパレット５００にマッピングさ
れる。この例において、前記回路設計１９０は、８Ｋ×
６４ビットのメモリ５１０、３Ｋ×３２ビットのデュア
ルポートメモリ５２０、４×２５６ビットのメモリ５３
０、１２８×１２８ビットのメモリ５４０、および、３
２×３２ビットのメモリ５５０であるメモリ回路設計１
９５を含んでいる。これらのメモリ回路設計１９５は、
図３のステップを使用して前記メモリパレット５００に
マッピングされる。
にマッピングする例 図５は、１つの設計における多数のメモリが前記エミュ
レーションメモリ１８０にマッピングされる一例を示す
ものである。上述の如く、ソフトウエアツールは、前記
エミュレーションメモリ１８０のアドレススペースを１
つの大きなメモリパレットとして扱う。前記メモリ回路
設計１９５は、該メモリパレット５００にマッピングさ
れる。この例において、前記回路設計１９０は、８Ｋ×
６４ビットのメモリ５１０、３Ｋ×３２ビットのデュア
ルポートメモリ５２０、４×２５６ビットのメモリ５３
０、１２８×１２８ビットのメモリ５４０、および、３
２×３２ビットのメモリ５５０であるメモリ回路設計１
９５を含んでいる。これらのメモリ回路設計１９５は、
図３のステップを使用して前記メモリパレット５００に
マッピングされる。
【００３４】この例の目的のために、前記メモリパレッ
ト５００は、４Ｋ×３２ビットの６倍のアドレススペー
スのみを示している。あるシステムにおいて、前記メモ
リパレット５００は、これよりはるかに大きなメモリス
ペースを有する。一例として、前記メモリパレット５０
０は、前記ＲＡＭ２３０の物理的なアドレススペースを
示す４Ｋ×３２ビットの境界を有する。
ト５００は、４Ｋ×３２ビットの６倍のアドレススペー
スのみを示している。あるシステムにおいて、前記メモ
リパレット５００は、これよりはるかに大きなメモリス
ペースを有する。一例として、前記メモリパレット５０
０は、前記ＲＡＭ２３０の物理的なアドレススペースを
示す４Ｋ×３２ビットの境界を有する。
【００３５】図３および図４に説明された実施の形態に
続いて、前記メモリ回路設計１９５は、次のように前記
メモリパレット５００にマッピングされる。先ず、ブロ
ック３１０において、すべての前記メモリ回路設計１９
５が識別される。次に、ブロック３２３およびブロック
３４５の処理が各前記メモリ回路設計１９５ごとに実行
される。前記ＲＡＭ２３０の書込みイネーブル境界がバ
イト境界上にあるこの例において、ブロック３２３は、
１Ｋ×４ビットのメモリ５３０を１Ｋ×８ビットのメモ
リ５３０にパッディングする。このため、次のメモリ
は、次の表１に示すようなサイズを有する。
続いて、前記メモリ回路設計１９５は、次のように前記
メモリパレット５００にマッピングされる。先ず、ブロ
ック３１０において、すべての前記メモリ回路設計１９
５が識別される。次に、ブロック３２３およびブロック
３４５の処理が各前記メモリ回路設計１９５ごとに実行
される。前記ＲＡＭ２３０の書込みイネーブル境界がバ
イト境界上にあるこの例において、ブロック３２３は、
１Ｋ×４ビットのメモリ５３０を１Ｋ×８ビットのメモ
リ５３０にパッディングする。このため、次のメモリ
は、次の表１に示すようなサイズを有する。
【００３６】
【表１】 次の表２は、前記ブロック３３０の実行後におけるメモ
リ回路設計１９５の分類リストを示すものである。
リ回路設計１９５の分類リストを示すものである。
【００３７】
【表２】
【００３８】次に、各前記メモリ回路設計１９５が、前
記メモリパレット５００にマッピングされる。ブロック
４１０において、前記８Ｋ×６４ビットのメモリ５１０
のアドレススペースは、各々が４Ｋ×６４ビットである
２つの部分的サブスペースに分けられる。そして、ブロ
ック４２０において、前記２つの部分的サブスペース
は、さらに、各々が４Ｋ×３２ビットである完成サブス
ペースに分けられる。ブロック４３０において、これら
４つの完成サブスペースは、前記メモリパレット５００
の第１の利用可能アドレススペース（最初の４つのエミ
ュレーションメモリ１８０のアドレススペース）にマッ
ピングされる。ブロック４１０およびブロック４２０の
処理は、前記３Ｋ×３２ビットのメモリ５２０について
実行され、１つの３Ｋ×２４ビットのアドレスサブスペ
ースを発生する。このアドレスサブスペースは、ブロッ
ク４３０において、前記メモリパレット５００の次の利
用可能な部分にマッピングされる。次に、１２８×１２
８ビットのメモリ５４０が、ブロック４１０およびブロ
ック４２０の処理を受ける。ブロック４１０は、１２８
×１２８ビットの部分的アドレスサブスペースを形成す
る。ブロック４２０は、１２８×３２ビットの完成アド
レスサブスペースを形成する。そして、前記コンピュー
タシステム１００は、これらのサブスペースを前記メモ
リパレット５００における次の利用可能なスペースにマ
ッピングする。その後、ブロック４１０およびブロック
４２０が、１Ｋ×４ビットのメモリ５３０について実行
され、１Ｋ×８のアドレスサブスペースを形成する。第
５番目のエミュレーションメモリ１８０のアドレススペ
ースには未だ余裕があるので、前記１Ｋ×８のアドレス
サブスペースが１Ｋ×２４のアドレスサブスペースの次
のスペースにマッピングされる。次に、３２×３２ビッ
トのメモリ５５０が、ブロック４１０およびブロック４
２０の処理を受ける。これは、前記メモリパレット５０
０の次の利用可能なエリアにマッピングされる。
記メモリパレット５００にマッピングされる。ブロック
４１０において、前記８Ｋ×６４ビットのメモリ５１０
のアドレススペースは、各々が４Ｋ×６４ビットである
２つの部分的サブスペースに分けられる。そして、ブロ
ック４２０において、前記２つの部分的サブスペース
は、さらに、各々が４Ｋ×３２ビットである完成サブス
ペースに分けられる。ブロック４３０において、これら
４つの完成サブスペースは、前記メモリパレット５００
の第１の利用可能アドレススペース（最初の４つのエミ
ュレーションメモリ１８０のアドレススペース）にマッ
ピングされる。ブロック４１０およびブロック４２０の
処理は、前記３Ｋ×３２ビットのメモリ５２０について
実行され、１つの３Ｋ×２４ビットのアドレスサブスペ
ースを発生する。このアドレスサブスペースは、ブロッ
ク４３０において、前記メモリパレット５００の次の利
用可能な部分にマッピングされる。次に、１２８×１２
８ビットのメモリ５４０が、ブロック４１０およびブロ
ック４２０の処理を受ける。ブロック４１０は、１２８
×１２８ビットの部分的アドレスサブスペースを形成す
る。ブロック４２０は、１２８×３２ビットの完成アド
レスサブスペースを形成する。そして、前記コンピュー
タシステム１００は、これらのサブスペースを前記メモ
リパレット５００における次の利用可能なスペースにマ
ッピングする。その後、ブロック４１０およびブロック
４２０が、１Ｋ×４ビットのメモリ５３０について実行
され、１Ｋ×８のアドレスサブスペースを形成する。第
５番目のエミュレーションメモリ１８０のアドレススペ
ースには未だ余裕があるので、前記１Ｋ×８のアドレス
サブスペースが１Ｋ×２４のアドレスサブスペースの次
のスペースにマッピングされる。次に、３２×３２ビッ
トのメモリ５５０が、ブロック４１０およびブロック４
２０の処理を受ける。これは、前記メモリパレット５０
０の次の利用可能なエリアにマッピングされる。
【００３９】表３はブロック３４５の結果を示すもので
ある。前記マッピングが１つのメモリ回路設計１９５に
ついて行われた後、ブロック３４５の処理が実行され
る。表３は、タイムスライス割り当ての結果を示す。こ
のタイムスライス割り当てにおいて、多数の衝突が付加
的なタイムスライスを必要とする。１つのメモリ回路設
計の多重ポート（例えば、３４×２４のデュアルポート
メモリ５２０）が存在する場合に、このような衝突が発
生する。さらに、前記回路設計１９０（例えば、３Ｋ×
２４のメモリ５２０、１Ｋ×４のメモリ５３０および３
２×３２のメモリ５５０）の同一クロックサイクルにお
いて、２つまたは３つ以上メモリ回路設計１９５が書込
まれ、または、読み出されるべき場合に、このような衝
突が発生する。例えば、前記回路設計１９０のすべての
クロックサイクルにおいて、すべてのメモリ回路設計１
９５が書込まれ、または、読み出されるべき場合を仮定
する。多くの回路設計１９０において、実際はそうでは
なく、衝突が発生しないので、多数のタイムスライスの
分解は必要とならない。
ある。前記マッピングが１つのメモリ回路設計１９５に
ついて行われた後、ブロック３４５の処理が実行され
る。表３は、タイムスライス割り当ての結果を示す。こ
のタイムスライス割り当てにおいて、多数の衝突が付加
的なタイムスライスを必要とする。１つのメモリ回路設
計の多重ポート（例えば、３４×２４のデュアルポート
メモリ５２０）が存在する場合に、このような衝突が発
生する。さらに、前記回路設計１９０（例えば、３Ｋ×
２４のメモリ５２０、１Ｋ×４のメモリ５３０および３
２×３２のメモリ５５０）の同一クロックサイクルにお
いて、２つまたは３つ以上メモリ回路設計１９５が書込
まれ、または、読み出されるべき場合に、このような衝
突が発生する。例えば、前記回路設計１９０のすべての
クロックサイクルにおいて、すべてのメモリ回路設計１
９５が書込まれ、または、読み出されるべき場合を仮定
する。多くの回路設計１９０において、実際はそうでは
なく、衝突が発生しないので、多数のタイムスライスの
分解は必要とならない。
【００４０】
【表３】
【００４１】この発明の他の実施の形態は、上述した基
本的なマッピングアルゴリズムに対する多くの改善点を
有する。例えば、一実施の形態において、付加的なタイ
ムスライスを追加する必要性を回避するために、前記回
路設計１９０の同一クロックサイクルでアクセスされる
メモリ回路設計１９５は、複数の異なるＲＡＭ２３０に
マッピングされる。また、他の実施の形態において、３
２ビットより広いメモリ回路設計１９５から形成される
サブスペース組は、前記複数のＲＡＭ２３０全体にマッ
ピングされる。これは、前記ルーティングおよび論理ブ
ロック１７２における潜在的に重複した処理を犠牲にし
て必要とされるタイムスライスの数を減少させる。
本的なマッピングアルゴリズムに対する多くの改善点を
有する。例えば、一実施の形態において、付加的なタイ
ムスライスを追加する必要性を回避するために、前記回
路設計１９０の同一クロックサイクルでアクセスされる
メモリ回路設計１９５は、複数の異なるＲＡＭ２３０に
マッピングされる。また、他の実施の形態において、３
２ビットより広いメモリ回路設計１９５から形成される
サブスペース組は、前記複数のＲＡＭ２３０全体にマッ
ピングされる。これは、前記ルーティングおよび論理ブ
ロック１７２における潜在的に重複した処理を犠牲にし
て必要とされるタイムスライスの数を減少させる。
【００４２】
【発明の効果】以上のように、この発明は、効率的に且
つ確実に、多数のメモリ回路設計をエミュレートでき
る、という優れた効果を奏するものである。
つ確実に、多数のメモリ回路設計をエミュレートでき
る、という優れた効果を奏するものである。
【図１】エミュレーションメモリ回路を有するエミュレ
ーションシステムを示す図。
ーションシステムを示す図。
【図２】前記エミュレーションシステムに使用されるエ
ミュレーションメモリ回路を示す図。
ミュレーションメモリ回路を示す図。
【図３】メモリ回路設計を含む回路設計エミュレートす
る方法の一実施の形態を示す図。
る方法の一実施の形態を示す図。
【図４】メモリ回路設計を前記エミュレーションメモリ
にマッピングする方法の一実施の形態を示す図。
にマッピングする方法の一実施の形態を示す図。
【図５】メモリ回路設計をエミュレーションメモリアド
レススペースにマッピングする一例を示す図。
レススペースにマッピングする一例を示す図。
１００ コンピュータシステム １０５ コンピュータメモリ １１０ プロセッサ １５０ 論理エミュレータ １７０ 集積回路 １８０ エミュレーションメモリ
フロントページの続き (72)発明者 トニー サルノ アメリカ合衆国 カリフォルニア 95067, スコッツ バレー， ピーオーボックス 66692 (72)発明者 インゴ シェーファー アメリカ合衆国 カリフォルニア 94089, サニーベール， ラ ローシェル テラ ス 1143−Ｅ
Claims (20)
- 【請求項１】 アドレスポートおよびデータポートを有
するメモリ回路と、前記アドレスポートに接続されたア
ドレス出力ポートを有するプログラム可能なアドレス回
路であって、１組の時間周期にわたって、複数のターゲ
ットメモリの１組のアドレスを、１組のエミュレーショ
ンメモリアドレスにマッピングするものとを具備したエ
ミュレーションメモリ。 - 【請求項２】 前記メモリ回路が４０９６×３２ビット
のランダムアクセスメモリを有し、前記アドレスポート
が１２ビットの入力ポートであり、前記データポート
が、３２ビットの幅を有し、書込みポートと読出しポー
トとを有し、前記メモリ回路が４つの書込みイネーブル
ポートを有する請求項１に記載のエミュレーションメモ
リ。 - 【請求項３】 前記メモリ回路が第１の半導体基板上に
集積されており、前記アドレス回路が第２の半導体基板
上に集積されている請求項１に記載のエミュレーション
メモリ。 - 【請求項４】 前記１組のアドレスをに対応する１組の
データ値を、１組のエミュレーションメモリデータ値に
マッピングするプログラマブルなルーティングおよび制
御回路をさらに具備した請求項１に記載のエミュレーシ
ョンメモリ。 - 【請求項５】 前記アドレス回路が複数のエミュレーシ
ョンアドレスセレクタ回路を含み、各前記エミュレーシ
ョンアドレスセレクタ回路が、１つのエミュレーション
メモリアドレスの１つのアドレスビットを発生するもの
である請求項１に記載のエミュレーションメモリ。 - 【請求項６】 前記アドレス回路が、前記アドレスセレ
クタ回路に接続されていて前記１つのエミュレーション
メモリアドレスを格納するアドレスレジスタを含み、前
記アドレスレジスタの出力が前記アドレス出力ポートに
対応している請求項５に記載のエミュレーションメモ
リ。 - 【請求項７】 前記１組のターゲットメモリが、第１の
タイプの第１のターゲットメモリと、第２のタイプの第
２のターゲットメモリとを含んでおり、該第１のターゲ
ットメモリおよび第２のターゲットメモリが、１つのタ
ーゲット設計の１つのサイクル中にアドレスを受け取る
ものであり、前記アドレス回路が、前記エミュレーショ
ンメモリの第１のサイクル中に第１のターゲットメモリ
アドレスに対応する第１のエミュレーションアドレスを
発生し、前記エミュレーションメモリの第２のサイクル
中に第２のターゲットメモリアドレスに対応する第２の
エミュレーションアドレスを発生するものである請求項
１に記載のエミュレーションメモリ。 - 【請求項８】 各々がＮワードのデータを格納する第１
のメモリ回路と第２のメモリ回路とをさらに具備し、前
記１組のターゲットメモリが、Ｍワードのデータを格納
するための第１のターゲットメモリ設計を含んでおり、
前記Ｍが前記Ｎより大きな値であり、前記アドレス回路
が、前記Ｍワードのデータのうちの前記Ｎワードのデー
タに対応する前記第１のメモリのための第１の組のエミ
ュレーションアドレスを発生するための第１のアドレス
回路を含み、さらに、前記アドレス回路が、前記Ｍワー
ドのデータのうちのＭ−Ｎワードのデータに対応する前
記第２のメモリのための第２の組のエミュレーションア
ドレスを発生するための第２のアドレス回路を含んでい
る請求項１に記載のエミュレーションメモリ。 - 【請求項９】 前記Ｎが４０９６であって、前記Ｍが６
１４４であり、前記第１の組のエミュレーションアドレ
スが、前記Ｍワードのデータのワード０からワード４０
９５に対応し、前記第２の組のエミュレーションアドレ
スが、前記Ｍワードのデータのワード４０９６からワー
ド６１４３に対応するものである請求項８に記載のエミ
ュレーションメモリ。 - 【請求項１０】 Ｎビット幅のデータワードを格納する
ための第１のメモリ回路をさらに具備し、前記１組のタ
ーゲットメモリがＭビット幅のデータワードを格納する
ための第１のターゲットメモリ設計を含み、前記Ｍが前
記Ｎより大きな値であり、前記アドレス回路が、前記Ｍ
ビット幅のデータワードのうちのＮビットに対応する前
記第１のメモリのための第１のエミュレーションアドレ
スを発生するための第１のアドレス回路を含み、さら
に、前記第１のアドレス回路が、前記Ｍビット幅のデー
タワードのうちのＭ−Ｎビットに対応する前記第１のメ
モリ回路のための第２のエミュレーションアドレスを発
生するものである請求項１に記載のエミュレーションメ
モリ。 - 【請求項１１】 前記Ｎが３２であり、前記Ｍが６４で
ある請求項１０に記載のエミュレーションメモリ。 - 【請求項１２】 アドレス回路とメモリ回路とを備えた
エミュレータにおいて１組のメモリ設計をエミュレート
する方法であって、各前記メモリ設計を、前記メモリ回
路のアドレススペース、および、各前記メモリ設計にお
ける１サイクルに対応する１組のタイムスライスにマッ
ピングするステップと、 メモリ設計機能コマンドの受取りに応答して、対応する
１組のタイムスライスにわたって前記アドレススペース
における１組のメモリアドレスを発生するステップと、 メモリ設計機能コマンドの受取りに応答して、前記対応
する１組のタイムスライスにわたって、および、前記１
組のメモリアドレスを使用して、前記メモリ回路に関す
るメモリ機能をエミュレートする１組のメモリ機能を実
行するステップとを具備する方法。 - 【請求項１３】 前記マッピングするステップの前に、
前記１組のメモリ設計をサイズに従って分類するステッ
プをさらに含む請求項１２に記載の方法。 - 【請求項１４】 前記メモリ回路が１組のエミュレーシ
ョンメモリを備え、各前記エミュレーションメモリのサ
イズがＮビットであり、第１のメモリ設計のサイズがＭ
ビットであり、前記Ｍが前記Ｎより大きな値であり、前
記マッピングするステップが、 前記第１のメモリ設計のＮ個の下位ビットを第１のエミ
ュレーションメモリにマッピングすることと、 前記第１のメモリ設計のＭ−Ｎ個の上位ビットを第２の
エミュレーションメモリにマッピングすることとをさら
に具備するものである請求項１２に記載の方法。 - 【請求項１５】 前記Ｎが１３１０７２ビットである請
求項１４に記載の方法。 - 【請求項１６】 前記メモリ回路が、３２ビットワード
を有するエミュレーションメモリを含み、第１のメモリ
設計が６４ビット幅のワードを有し、前記マッピングす
るステップが、 前記６４ビット幅のワードのビット３１〜０を、前記エ
ミュレーションメモリにおける第１の対のワードの第１
のワードにマッピングすることと、 前記６４ビット幅のワードのビット６３〜３２を、前記
第１の対のワードの第２のワードにマッピングすること
とをさらに具備する請求項１２に記載の方法。 - 【請求項１７】 所定のサイズより大きなサイズを有す
る各メモリ設計を、１組の分割されたメモリ設計に分割
するステップをさらに含む請求項１２に記載の方法。 - 【請求項１８】 前記所定のサイズが、前記メモリ回路
内のエミュレーションメモリ回路のバイト数に等しいも
のである請求項１７に記載の方法。 - 【請求項１９】 エミュレータにおいてメモリ回路設計
のアドレススペースをマッピングする方法であり、前記
エミュレータがプログラマブルな論理ブロックと複数の
エミュレーションメモリを備えており、第１の前記エミ
ュレーションメモリが、メモリ位置における第１の高さ
と第１のビット幅とを有し、前記エミュレータにおける
１組の時間周期が前記メモリ回路設計の１サイクルに対
応するものであり、 前記アドレススペースを、各々が前記第１の高さおよび
第１のビット幅より大きくない１つまたは複数のアドレ
スサブスペースに分割するステップと、 前記アドレスサブスペースを前記複数のエミュレーショ
ンメモリにマッピングするステップと、 前記エミュレータが前記複数のエミュレーションメモリ
における前記アドレスサブスペースにアクセスできるよ
う、前記１組の時間周期に付加的な時間周期を割り当て
るステップとを具備する方法。 - 【請求項２０】 各前記サブスペースの幅を、少なくと
も、前記複数のエミュレーションメモリのうちの１つの
エミュレーションメモリのエントリにおけるアクセス可
能な最小ビット数の幅に増加させるステップをさらに含
む請求項１９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/597,197 | 1996-02-06 | ||
| US08/597,197 US5819065A (en) | 1995-06-28 | 1996-02-06 | System and method for emulating memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055288A true JPH1055288A (ja) | 1998-02-24 |
| JP3995751B2 JP3995751B2 (ja) | 2007-10-24 |
Family
ID=24390505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05975397A Expired - Fee Related JP3995751B2 (ja) | 1996-02-06 | 1997-02-06 | メモリをエミュレートするためのシステム及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5819065A (ja) |
| EP (1) | EP0789311B1 (ja) |
| JP (1) | JP3995751B2 (ja) |
| DE (1) | DE69737757T2 (ja) |
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