JPH0462648A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置、特に記憶情報の初期化を必要とす
る記憶装置に関し、例えばエミュレータのようなマイク
ロコンピュータシステム開発支援装置に適用して有効な
技術に関するものである。

〔従来の技術〕

ロジックアナライザのような計測システムやエミュレー
タなどはデータ保持用さらには制御用など多数のＲＡＭ
　（ランダム・アクセス・メモリ）を含むが、これに対
して初期データの設定や同一データの書込みを行う場合
、ＣＰＵ　（セントラル・プロセッシング・ユニット）
が個々のＲＡＭの全アドレスをアクセスしていた。

尚、ＲＡＭについて記載された文献の例としては昭和５
９年１１月３０日オーム社発行のｒＬＳＩハンドブック
」第４８６頁から第５１２頁がある。

〔発明が解決しようとする課題〕

しかしながら、ＣＰＵが全てのＲＡＭを最初から順番に
アクセスしていたのではその処理に膨大な時間がかかっ
てしまい、システムリセットやシステムの動作効率が低
下する。

また、本発明者は、エミュレータのトレースメモリや代
行メモリなどのようなＲＡＭを適宜に初期化するような
とき、ＲＡＭ以外の回路部分に影響を与えることなく、
換言すればシステムリセットを行うことなく、ＲＡＭの
初期化や同一データの書込みを行えるようにする技術の
必要性を見出した。

本発明の目的は、他の回路部分に影響を与えることなく
任意のタイミングで複数個のメモリユニットを効率的に
初期化若しくは同一データの書込みを行うことができる
記憶装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、アドレス供給配線を共有していてリード・ラ
イト可能な複数個のメモリユニットに割り当てられるア
ドレス空間とは別の空間に、複数個のメモリユニットを
纏めてアクセスするためのアドレスを割当て、当該アド
レスのアクセスにおいて、複数個のメモリユニットを全
て選択状態に制御する手段を設けるものである。

また、複数個のメモリユニットに割り当てられるアドレ
ス空間とは重複しないアドレス空間の特定アドレスにデ
ータラッチ回路を配置し、そのラッチに所定のデータを
書き込んだとき、前記メモリユニットの中で最も記憶容
量の大きなものに対する動作選択状態に基づいて、複数
個のメモリユニットを全て選択状態に制御する手段を設
けるものである。

記憶装置を半導体集積回路化する場合には、全てのメモ
リユニットの動作を一括選択するための外部信号入力端
子を設けるようにすることができる。

〔作　用〕

上記した手段よれば、複数個のメモリユニットに対する
一括ライトアクセスのためのアドレスを割り当ておくこ
とにより、これを指定してライトアクセスを行えば、シ
ステムリセットとは無関係に、他の回路部分に影響を与
えることなく任意のタイミングで複数個のメモリユニッ
トに対して効率的な初期化若しくは同一データの書込み
を可能にする。

〔実施例１〕 第１図には本発明に係る記憶装置の第１実施例ブロック
図が示される。

同図に示される記憶装置１は、特に制限されないが、Ｃ
ＰＵ２などを含むボード上に搭載され、夫々半導体集積
回路化されたＲＡＭのようなｎ個のメモリＭ　１　”　
Ｍ　ｎ、アドレスデコーダ３、オアゲートＯＲ１〜ＯＲ
ｎ、及びアンドゲートＡＮＤ１を備える。ここで前記オ
アゲートＯＲ１〜ＯＲｎ及びアンドゲートＡＮＤ１は負
論理を採るものとされる。

前記メモリＭ１〜Ｍｎは、データバス４及びアドレスバ
ス５を介してＣＰＵ２に共通接続されると共に、ＣＰＵ
２が出力するリード・ライト信号Ｒ寧／Ｗ　（傘が付さ
れた信号はハイアクティブを意味する）を受けてリード
／ライト動作が指示される。

前記アドレスデコーダ３は、ＣＰＵ２が出力するアドレ
ス信号の上位数ビットをデコードしてメモリＭ１〜Ｍｎ
をチップセレクトするための信号Ｓ１〜Ｓｎ及び信号Ｓ
ｄを生成する。これらの信号Ｓ１〜Ｓｎ及びＳｄは、ロ
ーレベルが選択レベルとされる。ここで、メモリＭ１〜
Ｍｎに割り当てられるアドレス空間は、第２図に示され
るように、メモリＭ１〜Ｍｎの夫々に個別的に割り当て
られるアドレス空間ＡＥ１〜ＡＥｎと、メモリＭ１〜Ｍ
ｎを纏めてアクセスするためのアドレス空間ＡＥａｌｌ
とされる。前記アドレス空間ＡＥａ１１は、メモリＭ１
〜Ｍｎの内で最大の記憶容量を持つメモリのアドレス空
間の大きさに等しくされる。

前記オアゲートＯＲ１〜ＯＲｎ及びアンドゲートＡＮＤ
１は、信号Ｓ１〜Ｓｎ及びＳｄに基づいてメモリＭ１〜
Ｍｎのチップセレクト信号Ｃ３Ｉ〜ＣＳｎを生成する論
理手段である。前記アンドゲートＡＮＤ１は信号Ｓｄと
Ｒ＊　／Ｗとを入力し、双方の入力信号がローレベルで
ある場合にだけローレベルの一括選択信号５ａｌｌを出
力する。オアゲートＯＲＩ　〜ＯＲｎは、信号８１〜Ｓ
ｎの内で対応するものと前記アンドゲートＡ　Ｎ、Ｄ　
１の出力を２人力して、チップセレクト信号Ｃ８１〜Ｃ
８ｎを対応するメモリに出力する。オアゲートＯＲ１〜
ＯＲｎは何れか１方の入力がローレベルのときにローレ
ベル即ちチップ選択レベルを出力する。

この記憶装置において、メモリＭ１〜Ｍｎを一括初期化
若しくは同一データ書込みする場合には、ＣＰＵ２はア
ドレス空間ＡＥａｌｌをライトアクセスするように制御
する。即ち、アドレス空間ＡＥａｌｌに含まれるアドレ
ス信号が出力されると、アドレスデコーダはそのアドレ
スの上位数ビットをデコードすることによって信号Ｓｄ
を選択レベル（ローレベル）にする。これを受けるアン
ドゲートＡＮＤ１にはローレベルのリード・ライト信号
Ｒ１／Ｗが供給されることにより、全てのオアゲート○
Ｒ１〜○Ｒｎの入力にローレベルの一括選択信号５ａｉ
ｌを供給する。これにより、チップセレクト信号Ｏ８１
〜Ｃ８ｎが全て選択レベルにされ、メモリＭ１〜Ｍｎの
全ての動作が選択される。したがってメモリＭ１〜Ｍｎ
は、そのときのアドレス信号の下位側が共通に供給され
てアドレシングされる結果、ＣＰＵ２が出力されるデー
タによって同一内容に書き換えられる。

上記実施例によれば以下の作用効果を得る。

（１）リード・ライト可能な複数個のメモリＭ１〜Ｍｎ
に個別的に割り当てられるアドレス空間ＡＥ１〜ＡＥｎ
とは別の空間に、複数個のメモリユニットを纏めてアク
セスするためのアドレス空間ＡＥａｌｌを割当て、当該
空間ＡＥａｌｌのアクセスにおいて、複数個のメモリＭ
１〜Ｍｎを全て選択状態に制御することにより、システ
ムリセットとは無関係に、他の回路部分に影響を与える
ことなく任意のタイミングで複数個のメモリＭ１〜Ｍｎ
に対して効率的な初期化若しくは同一データの書込みを
可能にすることができる。

（２）リード・ライト信号Ｒ＊　／Ｗによって書込み動
作が指示されている場合にのみ全てのチップセレクト信
号Ｃ８Ｉ〜Ｃｓｎが選択レベルにされるようになってい
るから、誤って各メモリから同時にデータを読出すこと
によるバス上での信号のぶつかり合い等の不具合を未然
に防止することができる。

〔実施例２〕 第３図には本発明に係る記憶装置の第２実施例ブロック
図が示される。

同図に示される記憶装置１１は、特に制限されないが、
ＣＰＵ１２などを含むボード上に搭載され、夫々半導体
集積回路化されたＲＡＭのようなｎ個のメモリＭ１〜Ｍ
ｎ、アドレスデコーダ１３゜１４、オアゲートＯＲ１〜
○Ｒｎ、アンドゲートＡＮＤＩＩ、ＡＮＤ１２、及びデ
ータレジスタ１５を備える、尚、オアゲートＯＲ１〜Ｏ
Ｒｎ、及びアンドゲートＡＮＤＩ　１．ＡＮＤＩ　２は
負論理とされる。

前記メモリＭ１〜Ｍｎは、データバス１６及びアドレス
バス１７を介してＣＰＵ１２に共通接続されると共に、
ＣＰＵ１２が出力するリード・ライト信号Ｒ＊／Ｗ（＊
が付された信号はハイアクティブを意味する）を受けて
リード／ライト動作が指示される。ＣＰＵ１２が出力す
る信号φは同期クロックであり、ＣＰＵ１２に同期動作
されるべき回路モジュールに供給される。

前記アドレスデコーダ１３は、ＣＰＵ１２が出力するア
ドレス信号の上位数ビットをデコードしてメモリＭ１〜
Ｍｎをチップセレクトするための信号Ｓ１〜Ｓｎ及び信
号Ｓｄを生成する。これらの信号Ｓ１〜Ｓｎ及びＳｄは
、ローレベルが選択レベルとされる。ここで、前記アド
レスデコーダ１３の論理により、メモリＭ１〜Ｍｎには
第４図に示されるように、夫々個別的なアドレス空間Ａ
Ｅ１〜ＡＥｎが割り当てられる。特に制限されないが、
メモリＭ１〜Ｍｎの夫々のアドレス空間はメモリＭｎに
割り当てられているものが最大とされる。

前記データレジスタ１５には、メモリＭ１〜Ｍｎのアド
レス空間とは重複しないアドレスＲａｄｒが割り当てら
れている。このアドレスマツピングは前記アドレスデコ
ーダ１３と１４によるデコード論理によって決定されて
いる。即ち、ＣＰＵ１２から上記アドレスＲａ　ｄ　ｒ
が出力されると、その上位アドレスをデコードするアド
レスデコーダ１３が選択レベル（ローレベル）の信号Ｓ
ｄをアドレスデコーダ１４に出力すると共に、同信号Ｓ
ｄとそのときのアドレス信号の下位側ビットをデコード
するアドレスデコーダ１４がデータレジスタ１５の動作
選択のための信号Ｓｄｄを選択レベル（ローレベル）で
出力する。この信号Ｓｄｄは、前記リード・ライト信号
Ｒ＊／Ｗ及び同期クロックφと共にアントゲ−）ＡＮＤ
Ｉ２に供給され、このアンドゲートＡＮＤ１２の出力Ｓ
ｒがレジスタセレクト信号とされる。

データレジスタ１５は、レジスタセレクト信号Ｓｒが選
択レベル（ローレベル）にされることによってその動作
が選択され、ＣＰＵＩ　２からデータバス１６を介して
与えられるデータをラッチし、そのラッチデータに含ま
れる所定の１ビツトを前記アンドゲートＡＮＤ１１に出
力する。このアンドゲートＡＮＤＩＩには前記データレ
ジスタ１５のラッチ出力ビットの他に、最大のメモリ空
間ＡＥｎに対応して出力される信号Ｓｎとリード・ライ
ト信号Ｒｅ／Ｗが供給され、全ての入力がローレベルの
ときにローレベルの一括選択信号５ａｌｌを出力する。

前記オアゲートＯＲＩ〜ＯＲｎは、信号８１〜Ｓｎの内
で対応するものと前記アンドゲートＡＮＤｌｌの出力を
２人力して、チップセレクト信号Ｃ８Ｉ〜Ｃ８ｎを対応
するメモリに出力する。オアゲートＯＲＩ〜ＯＲｎは何
れか１方の入力がローレベルのときにローレベル即ちチ
ップ選択レベルを出力する。

この記憶装置において、メモリＭ１〜Ｍｎを一括初期化
若しくは同一データ書込みする場合には、ＣＰＵ２はデ
ータレジスタ１５に割り当てられているアドレスＲａｔ
３ｒを出力して同レジスタ１５にローレベルのデータを
書き込む。その後、記憶容量最大のメモリＭｎを各メモ
リ同一内容とすべきデータでライトアクセスするように
制御する。

即ち、アドレス空間ＡＥｎに含まれるアドレス信号が出
力されると、アドレスデコーダはそのアドレスの上位数
ビットをデコードすることによって信号Ｓｎを選択レベ
ル（ローレベル）にする。これを受けるアンドゲートＡ
ＮＤ１にはローレベルのリード・ライト信号Ｒ傘／Ｗが
供給されると共に、データレジスタ１５からはローレベ
ルのラッチデータビットが供給されているから、全ての
オアゲートＯＲＩ〜ＯＲｎの入力にはローレベルの信号
が供給され、これにより、チップセレクト信号Ｃ８１〜
Ｃ８ｎが全て選択レベルにされ、メモリＭ１〜Ｍｎの全
ての動作が選択される。したがってメモリＭ１〜Ｍｎは
、そのときのアドレス信号の下位側が共通に供給されて
アドレシングされる結果、ＣＰＵ２が出力されるデータ
によって同一内容に書き換えられる。

上記実施例によれば以下の作用効果を得る。

（１）リード・ライト可能な複数個のメモリＭ１〜Ｍｎ
に個別的に割り当てられるアドレス空間ＡＥ１〜ＡＥｎ
とは別の空間にデータレジスタ１５を配置し、そのデー
タレジスタ１５にローレベルデータをラッチしたとき、
メモリＭｎに対するアクセスに応じて全てのメモリＭ１
〜Ｍｎがチップ選択されるから、システムリセットとは
無関係に、他の回路部分に影響を与えることなく任意の
タイミングで複数個のメモリＭ１〜Ｍｎに対して効率的
な初期化若しくは同一データの書込みを行うことができ
る。

（２）リード・ライト信号Ｒ＊　／Ｗによって書込み動
作が指示されている場合にのみ全てのチップセレクト信
号Ｃ８１〜Ｃｓｎが選択レベルにされるようになってい
るから、データレジスタ１５から常にローレベルのラッ
チデータビットが出力されていても、メモリＭｎに対す
るリード動作では全てのメモリＭ１〜Ｍｎがチップ選択
されることはなく、誤って各メモリから同時にデータを
読出すことによるバス上での信号のぶつかり合い等の不
具合を未然に防止することができる。

〔実施例３〕 第５図及び第６図にはチップセレクトのための別の回路
例が概略的に示されている。各図に示される例は第１図
に示されるオアゲートＯＲＩ〜ＯＲｎを別の回路モジュ
ールに変更するときの例であり、第５図は、ｎ個の第１
人力Ｉａとｎ個の第２人力Ｉｂを選択するマルチプレク
サ２０に置き換えた例である。第１人力Ｉａには信号８
１〜Ｓｎが供給され、第２人力Ｉｂには接地電位のよう
なローレベルが共通に供給される。入力に対する出力選
択は前記−柄選択信号５ａｉｌで行われ。

信号５ａｌｌがローレベルのときは第２人力Ｉｂが選択
され、全てのチップセレクト信号Ｃ８Ｉ〜Ｃｓｎが一緒
に選択レベルにされて、メモリＭ１〜Ｍｎの一括初期化
が可能にされる。−柄選択信号５ａｌｌがハイレベルの
ときは第１人力Ｉａが選択され、メモリ単位でのアクセ
スが可能にされる。

第６図は、ｎ個の信号８１〜Ｓｎを入力するトライステ
ート型バッファ２１と、接地電位のようなローレベルが
共通に供給されるトライステート型バッファ２２に置き
換えた例である。トライステート型バッファ２１及び２
２の出力制御は前記−柄選択信号５ａｌｌの正転信号及
び反転信号で行われ、信号５ａｌｌがローレベルのとき
は一方のトライステート型バッファ２１の出力が高イン
ピーダンスで、他方のトライステート型バッファ２２の
出力が可能にされ、これによって全てのチップセレクト
信号Ｃ３Ｉ〜Ｃｓｎが一緒に選択レベルにされて、メモ
リＭ１〜Ｍｎの一括初期化４が可能にされる。信号５ａ
ｌｌがハイレベルのときはトライステート型バッファ２
２の出力が高インピーダンスで、トライステート型バッ
ファ２１の出力が可能にされ、これによってメモリ単位
でのアクセスが可能にされる。

第５図及び第６図の例においても上記実施例同様の効果
を得る。尚、マルチプレクサやトライステート型バッフ
ァを用いる構成は第３図の実施例にも適用可能である。

〔実施例４〕 第７図には第１図の記憶装置をエミュレータに適用した
実施例が示される。

エミュレータは、マイクロコンピュータ応用機器のソフ
トウェアデバッグもしくはシステムデバッグを支援する
システム開発ツールであり、デバッグ対象システム（タ
ーゲットシステム）を評価用のマイクロコンピュータで
実際に制御しながら各種バス情報などをトレースし、そ
のトレース結果などに基づいてシステムデバッグを可能
にするものである。

第７図においてハツチングを施したバス３０〜３３は図
示しない評価用マイクロコンピュータやターゲットシス
テムの信号線に接続されるターゲットバスであり、３ｏ
はターゲットアドレスバス、３１はターゲットデータバ
ス、３２及び３３はトレースバスである。

このエミュレータに適用される記憶装置はＲＡＭで成る
記憶装置Ｍ１〜Ｍ６を含み、その内のメモリＭｌ、Ｍ２
はトレース用メモリとされ、残りのメモリＭ３〜Ｍ６は
ターゲットシステムのためのプログラム（ターゲットプ
ログラム）格納領域やデータの一時記憶領域などとされ
る。

このエミュレータは、ターゲットプログラムのダウンロ
ードやトレース情報のアップロードなどエミュレータ自
体を制御するためのコントロールプロセッサ３５を有す
ると共に、当該コントロールプロセッサ３５の為の動作
プログラム格納領域や作業領域とされるＲＡＭで成るメ
モリ３６を持つ。コントロールプロセッサ３５とインタ
フェースされるべき回路モジュールは、コントロールデ
ータバス３７及びコントロールアドレスバス３８などに
結合される。尚、コントロールデータバス３７やコント
ロールアドレスバス３８などのコントロールバスは図示
しないホストインタフェースを介して図示しないシステ
ム開発装置などに接続される。

前記メモリＭ１〜Ｍ６は、エミュレーション動作中にお
いては図示しないターゲットシステム側とインタフェー
スされ、また、エミュレーションを開始するための設定
動作やブレーク後におけるトレース情報の転送動作など
ではコントロールプロセッサ３５側とインタフェースさ
れる。このようなインタフェースの切り替えは、マルチ
プレクサＭＰＸＩ〜ＭＰＸ１２の制御で行われる。マル
チプレクサＭＰＸＩはトレースバス３３又はコントロー
ルデータバス３７を選択的にメモリＭ１のデータ入出力
端子に接続する。同様にマルチプレクサＭＰＸ２はトレ
ースバス３２又はコントロールデータバス３７を選択的
にメモリＭ２のデータ入出力端子に接続する。マルチプ
レクサＭＰＸ３〜ＭＰＸ６はターゲットデータバス３１
又はコントロールデータバス３７を選択的にメモリＭ３
〜Ｍ６のデータ入出力端子に接続する。ＭＰＸ７゜ＭＰ
Ｘ８は、コントロールアドレスバス３８又はトレース用
アドレスカウンタ３９の出力用トレースアドレスバス４
０を選択的にメモリＭｌ、Ｍ２のアドレス入力端子接続
する。マルチプレクサＭＰＸ９〜ＭＰＸ１２はターゲッ
トアドレスバス３０又はコントロールアドレスバス３８
を選択的にメモリＭ９〜Ｍ１２のアドレス入力端子に接
続する。マルチプレクサＭＰＸＩ〜ＭＰＸ１２は、コン
トロールプロセッサ側から供給される切り替え信号Ｈ１
／Ｔによってその選択動作が制御され、開信号Ｈ傘／Ｔ
がハイレベルのときはメモリＭ１〜Ｍ６をターゲットシ
ステム側とインタフェースさせ、その信号Ｈ傘／Ｔがロ
ーレベルのときにコントロールプロセッサ３５側とイン
タフェースさせる。このとき、図示しないターゲットプ
ロセッサからのリード・ライト信号Ｒｔｌ／Ｗｔと、コ
ントロールプロセッサからのリード・ライト信号Ｒｃ　
”　／　Ｗ　ｃともマルチプレクサで選択されるように
なっているが、トレース時におけるメモリＭ１、Ｍ２の
ライト指示は前記切り替え信号Ｈ傘／Ｔによって与えら
れるようになっている。即ち、マルチプレクサＭＰＸ７
．ＭＰＸ８がローレベルの信号Ｈｅ／Ｔによってトレー
スアドレスバス４Ｏを選択するとき、斯るローレベルの
Ｈネ／Ｔをローレベルのライト指示信号としてメモリＭ
ｌ。

Ｍ２に供給する。

エミュレーション動作中における図示しないターゲット
プロセッサによるメモリアクセスにおけるメモリＭ３〜
Ｍ６の選択は、ターゲットアドレスバス３０に与えられ
るアドレス信号の上位数ビットをデコードしてチップセ
レクト信号Ｃ３ｔｌ〜Ｃ３ｔ４を生成するアドレスデコ
ーダ４２によって行われる。尚、エミュレーション動作
中におけるトレース用メモリＭｌ、Ｍ２のチップ選択は
、そのときローレベルにされる前記信号Ｉｎ／Ｔが利用
される。

コントロールプロセッサ３５側からのメモリＭ１〜Ｍ６
の選択制御には基本的に第１図の構成が適用されている
。第１図説明した回路モジュールと同一機能を達成する
ものには同じ符号を付してその詳細な説明は省略する。

特に第７図の場合、アドレスデコーダ４５は前記メモリ
３６のためのチップセレクト信号Ｃ８ｃの生成論理を内
蔵している。

エミュレータにおけるトレースメモリやターゲットプロ
グラム格納などのための代替メモリとして利用されるメ
モリＭ１〜Ｍ６は、エミュレーションに当って初期化さ
れなければ動作プログラムに誤りを生じたり、不所望な
情報がトレース情報とされたりする。このとき、第１図
の説明同様にに、選択信号Ｓｄを選択レベルにする一括
書換え用のアドレス空間でライトアクセスを行えば、メ
モリＭ１〜Ｍ６を一括して初期化することができる。

特に、エミュレータを用いたシステムデバッグ若しくは
ソフトウェアデバッグにおいては、数命令毎若しくは数
ステップ毎にエミュレーションを行ってブレークをかけ
るという動作を繰り返すという手法で評価を進めること
が予想されるため、その都度トレースメモリを初期化し
たり、動作プログラムの書換えに伴う代替メモリの初期
化も頻繁に行われることが予想される。したがって、本
発明に係る記憶装置をエミュレータに適用することは、
エミュレータによるシステムデバッグ若しくはソフトウ
ェアデバッグの効率向上にも寄与することができる。

〔実施例５〕 第８図には半導体集積回路化した記憶装置の一実施例が
示される。

同図においてＭＢＩ〜ＭＢｎは夫々前記メモリＭ１〜Ｍ
ｎに対応するメモリブロックである。この実施例におい
て、オアゲートＯＲＩ〜ＯＲｎに供給される一括選択信
号５ａｉｌは外部端子４０を介して供給されるようにな
っている。この外部端子４０に供給すべき信号の生成論
理は特に制限されないが、外部でアドレス信号をデコー
ドすることによって形成したり、或いは一括書き換え用
の動作モード信号をそれに割り当てることもできる。尚
、第８図において４１はデータ入出力バッファ、４２は
アドレス入力バッファ、４３は前記アドレスデコーダ３
に応するメモリブロック選択回路であり、また、オアゲ
ートＯＲＩ〜ＯＲｎはチップセレクト信号Ｃ５Ｉ〜Ｃ８
ｎに対応するブロック選択ＢＳＩ〜ＢＳｎを生成する。

本回路は従来の半導体集積回路メモリによるローまたは
カラム単位で選択するよう構成すると回路もより単純化
される。

この半導体集積回路化した記憶装置においても上記実施
例同様の効果がある。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である。

例えば上記実施例ではボード上に構成された記憶装置を
一例に説明したが、各実施例の構成を１チツプ上に構成
してもく、また、これを１チツプ型のマイクロコンピュ
ータに含めることもできる。

記憶装置を１チツプで構成するとき、メモリユニットは
マット分割されたメモリマットとして構成することもで
きる。

また、記憶装置をエミュレータに適用する場合、トレー
スメモリや代替メモリのほかにブレークメモリとしても
利用することができる。

本発明はエミュレータや半導体集積回路に適用される場
合に限定されず、メモリモジュールやその他のシステム
に広く適用することができる。

〔発明の効果〕

本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、複数個のメモリユニットに対する一括ライト
アクセスのためのアドレスを割り当てておくから、これ
を指定してライトアクセスを行うことにより、システム
リセットとは無関係に、他の回路部分に影響を与えるこ
となく任意のタイミングで複数個のメモリユニットに対
して効率的な初期化若しくは同一データの書込みを行う
ことができるという効果がある。

本発明の記憶装置をエミュレータのトレースメモリや代
替メモリなどに適用することにより、そのようなメモリ
に対する初期化や同一データの書込みが頻繁に要求され
てもそれを効率的に行うことができるため、エミュレー
タによるシステムデバッグ若しくはソフトウェアデバッ
グの効率向上にも寄与することができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明に係る記憶装置の第１の実施例ブロック
図。 第２図は第１図の記憶装置に割り当てられるアドレスマ
ツピング図。 第３図は本発明に係る記憶装置の第２の実施例ブロック
図、 第４図は第２図の記憶装置に割り当てられるアドレスマ
ツピング図、 第５図は本発明に係る記憶装置のさらに別の実施例ブロ
ック図、 第６図は本発明に係る記憶装置のその他の実施例ブロッ
ク図。 第７図は本発明に係る記憶装置をエミュレータに適用し
た一実施例ブロック図、 第８図は本発明に係る記憶装置を半導体集積回路化した
場合の一実施例ブロック図である。 １・・・記憶装置、３・・・アドレスデコーダ、４・・
・データバス、５・・・アドレスバス、Ｍ１〜Ｍｎ・・
・メモリ、ＯＲＩ〜ＯＲｎ・・・オアゲート、ＡＮＤｌ
・・・アンドゲート、５ａｌｌ・・・−括選択信号、１
１・・・記憶装置、１３・・・アドレスデコーダ、１４
・・・アドレスデコーダ、１５・・・データレジスタ、
ＡＮＤｌｌ。 ＡＮＤｌ２・・・アンドゲート。 第３ｖ！Ｊ 第　　２　図 １節憬製置 第 第 図 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、アドレス供給配線を共有しリード・ライト可能な複
   数個のメモリユニットと、アドレス信号の一部をデコー
   ドして前記メモリユニットの動作選択信号を形成する選
   択回路と、を含む記憶装置において、 メモリユニットに割り当てられるアドレス空間とは重な
   らないアドレス空間の特定アドレスのデコード結果とラ
   イト動作の指示に応じて前記選択回路の出力を全て選択
   レベルに強制する手段を設けて成る記憶装置。 ２、アドレス供給配線を共有しリード・ライト可能な複
   数個のメモリユニットと、アドレス信号の一部をデコー
   ドして前記メモリユニットの動作選択信号を形成する選
   択回路と、を含む記憶装置において、 メモリユニットに割り当てられるアドレス空間とは重な
   らないアドレス空間の特定アドレスのデコード結果によ
   って動作が選択されるデータラッチ回路と、 ライト動作の指示と、データラッチ回路の所定のラッチ
   出力と、前記メモリユニットの中で最も記憶容量の大き
   なものに対する動作選択状態とに基づいて前記選択回路
   の出力を全て選択レベルに強制する手段を設けて成る記
   憶装置。 ３、前記メモリユニットは、エミュレータ又はその他の
   計測器に使用されるメモリの内から選択された複数個の
   メモリである請求項１又は２記載の記憶装置。 ４、アドレス供給配線を共有しリード・ライト可能な複
   数個のメモリユニットと、アドレス信号の一部をデコー
   ドして前記メモリユニットの動作選択信号を形成する選
   択回路と、を含む半導体集積回路化された記憶装置にお
   いて、 前記選択回路の出力とは無関係に全てのメモリユニット
   の動作を一括して選択するための外部信号入力端子を設
   けて成る記憶装置。