JP2008225662A - データ書込方法およびその方法を用いた書込制御装置ならびに演算装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 37
- 230000015654 memory Effects 0.000 claims abstract description 51
- 230000005540 biological transmission Effects 0.000 claims description 24
- 238000013500 data storage Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 2
- 238000012545 processing Methods 0.000 abstract description 28
- 238000004549 pulsed laser deposition Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
【解決手段】レジスタReg_0〜Reg_255に、それぞれマルチプレクサM0〜M255を介してコントロール信号を中継するとともに、各マルチプレクサM0〜M255に、それぞれフラグデータレジスタ250〜257に格納した各フラグf0〜f255を選択制御信号として入力する。メモリM0の2以上のレジスタに同一のデータを書き込む際には、書込み対象のレジスタに対応するフラグを「1」とするフラグデータをフラグデータレジスタ250〜257に格納した後に、書込み対象のデータを送信する。このデータと同時に送信されたコントロール信号は、一括ライトデータポート24から全てのマルチプレクサM0〜M255に与えられるが、フラグデータレジスタから「1」の選択制御信号が入力されたマルチプレクサのみが、対応するレジスタにコントロール信号を中継する。
【選択図】図2
Description
データの送信元では、データおよびその書込先を指定するアドレス信号を、CS(チップセレクト),OE(アウトプットイネーブル),WE(ライトイネーブル)の3種類の制御信号とともに伝送する。SRAMインターフェースでは、メモリにデータを伝送する一方で、アドレス信号に基づき、メモリに含まれる複数のレジスタの中から書込対象のレジスタを特定し、そのレジスタに各コントロール信号を中継する。このコントロール信号を受けたレジスタでは、OE信号およびWE信号の立ち上がりに応じてデータの書込を実施する。
図中、TWCは1つのデータの伝送に要する時間であり、TDはデータの実質的な送信・書込が行われる期間(データのセットアップ期間およびホールド期間を含む。)である。
一方、2以上のレジスタに共通に書き込まれるデータについては、書込先の各レジスタに対応するフラグをオン状態にし、その他のフラグをオフ状態にしたフラグデータを作成して前記フラグデータ記憶手段に格納した後、各中継手段のうち、フラグデータ記憶手段からオン状態の選択制御信号が入力されている中継手段にコントロール信号の中継を行わせる。
一方、一括書込制御手段は、すべての中継手段に共通のデータポートを具備するものであるのが望ましい。
なお、各レジスタのアドレスの指定は、レジスタそのもののアドレスの指定に限らず、レジスタに対応するデータポートのアドレスを指定するものであってもよい。
書込制御装置は、前記したのと同様の構成を有するので、回路情報の書き換えが必要になった場合でも、書き換えを短時間で行うことができ、処理を高速化することが可能になる。
この演算システムは、画像処理装置、光学系センサのコントローラなどに組み込まれて、その装置の目的に応じた処理を実行するためのもので、マイクロコンピュータ100および動的再構成(ダイナミック・リコンフィギュラブル)の機能を有する演算装置200により構成される。
前記演算装置200は、1枚の半導体チップであって、ゲートアレイ22、回路情報を格納するための4個のメモリM0.M1,M2,M3、マルチプレクサ21、および各メモリM0〜M3に対する書込制御回路20が設けられる。
さらに、CPU11は、適宜、マルチプレクサ21に選択制御信号を与えてゲートアレイ22に接続されるメモリを切り替える。この切替処理により、ゲートアレイ22が構成する回路は瞬時に変更される。
以下、この書込制御について詳細に説明する。
なお、フラグデータも、メモリM0に書き込まれるデータが伝送されるのと同一のデータバスから伝送され、フラグデータポート260〜267を介してフラグデータレジスタ250〜257に与えられる。
たとえば、1番目のフラグデータレジスタ250には、レジスタReg_0〜Reg_31に対応するフラグf0〜f31が格納される。また8番目のフラグデータレジスタ257には、レジスタReg_224〜Reg_255に対応するフラグf224〜f255が格納される。
CPU11は、データを送信する際には、そのデータおよびコントロール信号とともに、これらのデータポートのうちのいずれかのアドレスを表すアドレス信号を送信する(以下、このアドレス信号の送信を「アドレスの指定」という。)。
よって、個別ライト用データポートP0〜P255のいずれかのアドレスが指定された場合には、レジスタReg_0〜Reg_255のうち、指定されたポートに対応するレジスタのみにコントロール信号が与えられて、データの排他的な書込が行われる。一方、一括ライト用データポート24のアドレスが指定された場合には、フラグが「1」にセットされている任意数のレジスタにコントロール信号が与えられるので、複数のレジスタに同時にデータを書き込むことが可能になる。
なお、これらのテーブルは、CPU11により作成してもよいが、これに限らず、外部装置から送信してもよい。
図5は、1つのメモリに対応する書込処理の流れを示す。最初のステップ1では、書込のタイミングになったかどうかを判断する。装置に電源が投入されたとき、または処理が進行した段階で回路の再構成のための書き換えが必要になったとき、このステップ1が「YES」となり、ステップ2以下に進む。
しかし、同一のデータが10個以上のレジスタに書き込まれる場合には、これらのレジスタ毎に個別ライト処理を行うよりも一括ライト処理を行った方が処理時間が短くなる。しかも、個別ライト処理にかかる時間が、書込対象のレジスタの数に比例して増大するのに対し、一括ライト処理では、書込対象のレジスタが増えても、処理時間は全く変わらない。よって、同一のデータが書き込まれる場合には、個別ライト処理に比べ、格段に処理時間を短くすることができる。
また、メモリの設定数(4個)を越える数の回路を構成するために、途中でメモリの内容を書き換える場合にも、その書き換えに要する時間を大幅に短縮することができるので、回路の再構成による処理の遅延を防止することができる。
Reg_0〜Reg_255 レジスタ
M0〜M255 マルチプレクサ
P0〜P255 個別ライト用データポート
11 CPU
20 書込制御回路
22 ゲートアレイ
23 個別アドレスデコーダ
24 一括ライト用データポート
250〜257 フラグデータレジスタ
200 演算装置
Claims (4)
- 固有のアドレスが割り当てられたレジスタが複数含まれる半導体デバイスの各レジスタにそれぞれ所定のデータを書き込むための方法であって、
前記複数のレジスタ毎に、データの書込を指示するコントロール信号を当該レジスタに中継するための中継手段を設け、
各レジスタにつき1ビットのフラグが各レジスタのアドレス順に配列されたフラグデータを格納するためのフラグデータ記憶手段を設けるとともに、このフラグデータ記憶手段の各ビットのデータが、それぞれ対応するレジスタの中継手段に選択制御信号として入力されるように設定し、
各レジスタに書き込まれるデータのうち、いずれか1のレジスタにのみ書き込まれるデータについては、そのデータをメモリに送信するのに合わせて書込先のレジスタに対応する中継手段に前記コントロール信号を無条件で中継させ、
2以上のレジスタに共通に書き込まれるデータについては、書込先の各レジスタに対応するフラグをオン状態にし、その他のフラグをオフ状態にしたフラグデータを作成して前記フラグデータ記憶手段に格納した後に、各中継手段のうち、前記フラグデータ記憶手段からオン状態の選択制御信号が入力されている中継手段にコントロール信号を中継させる、ことを特徴とするデータ書込方法。 - 固有のアドレスが割り当てられたレジスタが複数含まれる半導体デバイスの各レジスタにそれぞれ所定のデータを書き込むための装置であって、
書込対象のデータを入力するとともに、所定のアドレスの指定を受け付ける第1の入力手段;
各レジスタにつき1ビットのフラグが各レジスタのアドレス順に配列されたフラグデータを入力する第2の入力手段;
前記データの書込を指示するコントロール信号の中継のために、前記半導体デバイスに含まれる全てのレジスタ毎に設けられる複数の中継手段;
前記第1の入力手段が複数のレジスタのうちのいずれか1つのアドレスの指定を受け付けたとき、その指定されたアドレスのレジスタに対応する中継手段に前記コントロール信号を伝送する個別書込御手段;
前記第1の入力手段が前記複数のレジスタのいずれにも対応していない特定のアドレスの指定を受け付けたとき、前記コントロール信号を全ての中継手段に伝送する一括書込制御手段;
前記第2の入力手段から入力されたフラグデータを格納するためのフラグデータ記憶手段;の各手段が含まれており、
前記フラグデータ記憶手段の各ビットのデータは、それぞれ対応するレジスタの中継手段に選択制御信号として入力されており、
各中継手段は、前記個別伝送制御手段からコントロール信号を受け付けたときは、この信号を中継対象のレジスタに無条件で中継する一方、前記一括伝送制御手段からコントロール信号を受け付けたときは、前記フラグデータ記憶手段からの選択制御信号がオン状態であることを条件として、前記コントロール信号の中継を行う、書込制御装置。 - 前記一括書込制御手段は、前記第1の入力手段が当該一括書込制御手段に割り当てられたアドレスの指定を受け付けたことに応じて、前記コントロール信号を全ての中継手段に伝送する請求項2に記載された書込制御装置。
- ゲートアレイと、固有のアドレスが割り当てられたレジスタが複数含まれ、各レジスタに前記ゲートアレイに設定する回路情報が格納されるメモリと、前記メモリへの回路情報の書込を実行する書込制御装置とを具備する演算装置であって、
前記書込制御装置は、
書込対象のデータを入力するとともに、所定のアドレスの指定を受け付ける第1の入力手段;
各レジスタにつき1ビットのフラグがレジスタのアドレス順に配列されたフラグデータを入力する第2の入力手段;
前記データの書込を指示するコントロール信号の中継のために、前記メモリに含まれる全てのレジスタ毎に設けられる複数の中継手段;
前記第1の入力手段が複数のレジスタのうちのいずれか1つのアドレスの指定を受け付けたとき、その指定されたアドレスのレジスタに対応する中継手段に前記コントロール信号を伝送する個別書込御手段;
前記第1の入力手段が前記複数のレジスタのいずれにも対応していない特定のアドレスの指定を受け付けたとき、前記コントロール信号を全ての中継手段に伝送する一括書込制御手段;
前記第2の入力手段から入力されたフラグデータを格納するためのフラグデータ記憶手段;の各手段が含まれており、
前記フラグデータ記憶手段の各ビットのデータは、それぞれ対応するレジスタの中継手段に選択制御信号として入力されており、
各中継手段は、前記個別伝送制御手段からコントロール信号を受け付けたときは、この信号を中継対象のレジスタに無条件で中継する一方、前記一括伝送制御手段からコントロール信号を受け付けたときは、前記フラグデータ記憶手段からの選択制御信号がオン状態であることを条件として、前記コントロール信号の中継を実行するように構成される、演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007060454A JP4978962B2 (ja) | 2007-03-09 | 2007-03-09 | データ書込方法およびその方法を用いた書込制御装置ならびに演算装置 |
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Publication Number | Publication Date |
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JP2008225662A true JP2008225662A (ja) | 2008-09-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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