JPH04215161A - Ｉ／ｏポート制御方式 - Google Patents
Ｉ／ｏポート制御方式Info
- Publication number
- JPH04215161A JPH04215161A JP2401854A JP40185490A JPH04215161A JP H04215161 A JPH04215161 A JP H04215161A JP 2401854 A JP2401854 A JP 2401854A JP 40185490 A JP40185490 A JP 40185490A JP H04215161 A JPH04215161 A JP H04215161A
- Authority
- JP
- Japan
- Prior art keywords
- port
- control
- data
- bus
- data bus
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルは、ディジ
タル通信機器においてバスを用いた制御方式に関し、特
に、アドレスバスとデータバスによって構成され、アド
レスバス上のアドレス値により選択されたＩ／Ｏポート
出力にデータバス上の制御データを出力させるような、
バスを用いたＩ／Ｏポート制御方式に関する。
タル通信機器においてバスを用いた制御方式に関し、特
に、アドレスバスとデータバスによって構成され、アド
レスバス上のアドレス値により選択されたＩ／Ｏポート
出力にデータバス上の制御データを出力させるような、
バスを用いたＩ／Ｏポート制御方式に関する。
【０００２】
【従来の技術】従来、この種のバスによる制御方式は、
図３、図４に示すように、制御内容ごとに複数のＩ／Ｏ
ポート２０６ａ、２０６ｂの中から制御に必要なＩ／Ｏ
ポートをアドレスバス２０１上のアドレス値によって選
択してデータバス２０２上の制御データを出力していた
。このために制御が異なると他のＩ／Ｏポートを選択す
ることにより制御を行っており、１つの制御に対して１
つのＩ／Ｏポートを指定していた。即ち、２つの制御を
行う場合には順々に実行する必要があった。
図３、図４に示すように、制御内容ごとに複数のＩ／Ｏ
ポート２０６ａ、２０６ｂの中から制御に必要なＩ／Ｏ
ポートをアドレスバス２０１上のアドレス値によって選
択してデータバス２０２上の制御データを出力していた
。このために制御が異なると他のＩ／Ｏポートを選択す
ることにより制御を行っており、１つの制御に対して１
つのＩ／Ｏポートを指定していた。即ち、２つの制御を
行う場合には順々に実行する必要があった。
【０００３】
【発明が解決しようとする課題】上述した従来の制御方
式では、データバス上の制御データを設定する場合に、
アドレスバス上のアドレス値によってＩ／Ｏポートを選
択し設定していた。そのために、制御を追加する場合に
はＩ／Ｏポートを増やさなければならず、汎用性に欠け
ていた。
式では、データバス上の制御データを設定する場合に、
アドレスバス上のアドレス値によってＩ／Ｏポートを選
択し設定していた。そのために、制御を追加する場合に
はＩ／Ｏポートを増やさなければならず、汎用性に欠け
ていた。
【０００４】また、異なる制御を、同時に実行すること
ができず、１つ１つの制御を順々に実行しなければなら
ないために、制御に要する時間がかかり効率が悪いとい
う欠点があった。
ができず、１つ１つの制御を順々に実行しなければなら
ないために、制御に要する時間がかかり効率が悪いとい
う欠点があった。
【０００５】本発明は従来の上記実情に鑑みてなされた
ものであり、したがって本発明の目的は、従来の技術に
内在する上記諸欠点を解消することを可能とした汎用性
の高い新規なＩ／Ｏポート制御方式を提供することにあ
る。
ものであり、したがって本発明の目的は、従来の技術に
内在する上記諸欠点を解消することを可能とした汎用性
の高い新規なＩ／Ｏポート制御方式を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成する為に
、本発明に係るＩ／Ｏポート制御方式は、データバス上
の制御データ内の未使用ビットをＷｒｉｔｅ ＥＮ（
ライトイネーブル）ビットなる設定制御ビットに定義し
、アドレスバス上のアドレス値をデコード部で処理し、
更にデコード部出力とＷｒｉｔｅ ＥＮ信号を論理処
理することにより、アドレス値によって選択されたＩ／
Ｏポート出力にデータバス上の制御データを設定するか
否かを指定することを特徴としている。
、本発明に係るＩ／Ｏポート制御方式は、データバス上
の制御データ内の未使用ビットをＷｒｉｔｅ ＥＮ（
ライトイネーブル）ビットなる設定制御ビットに定義し
、アドレスバス上のアドレス値をデコード部で処理し、
更にデコード部出力とＷｒｉｔｅ ＥＮ信号を論理処
理することにより、アドレス値によって選択されたＩ／
Ｏポート出力にデータバス上の制御データを設定するか
否かを指定することを特徴としている。
【０００７】
【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【０００８】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【０００９】図１を参照するに、アドレスバス１０１上
のアドレス値をデコード部１０３でデコードしラッチパ
ルス信号１０７を作成する。データバス１０２中の未使
用ビットをライトイネーブル（Ｗｒｉｔｅ ＥＮ（１
）、Ｗｒｉｔｅ ＥＮ（２））なる設定制御ビットに
定義する。なお、図１中の斜線部分ビットＣは未使用ビ
ットである。当該ラッチパルス信号１０７を論理処理部
１０４でＷｒｉｔｅ ＥＮ（ライトイネーブル）（１
）１０９と論理処理することにより、Ｗｒｉｔｅ Ｅ
Ｎ（１）１０９が論理“０”の時にはラッチパルス信号
１０７をインヒビットし、Ｗｒｉｔ ＥＮ（１）１０
９が論理“１”の時にはラッチパルス信号１０７をＣＮ
ＴＬ（１）信号１１２上に出力する。又、当該ＣＮＴＬ
（１）信号１１２はデータバス上の制御データ（被制御
データ）１０８をＩ／Ｏポート１０６に設定するか否か
を指定するものであり、又、制御データ出力（Ｉ／Ｏポ
ート出力）１１４はＩ／Ｏポート１０６に設定されたデ
ータバス上の制御データ１０８を出力するものである。
のアドレス値をデコード部１０３でデコードしラッチパ
ルス信号１０７を作成する。データバス１０２中の未使
用ビットをライトイネーブル（Ｗｒｉｔｅ ＥＮ（１
）、Ｗｒｉｔｅ ＥＮ（２））なる設定制御ビットに
定義する。なお、図１中の斜線部分ビットＣは未使用ビ
ットである。当該ラッチパルス信号１０７を論理処理部
１０４でＷｒｉｔｅ ＥＮ（ライトイネーブル）（１
）１０９と論理処理することにより、Ｗｒｉｔｅ Ｅ
Ｎ（１）１０９が論理“０”の時にはラッチパルス信号
１０７をインヒビットし、Ｗｒｉｔ ＥＮ（１）１０
９が論理“１”の時にはラッチパルス信号１０７をＣＮ
ＴＬ（１）信号１１２上に出力する。又、当該ＣＮＴＬ
（１）信号１１２はデータバス上の制御データ（被制御
データ）１０８をＩ／Ｏポート１０６に設定するか否か
を指定するものであり、又、制御データ出力（Ｉ／Ｏポ
ート出力）１１４はＩ／Ｏポート１０６に設定されたデ
ータバス上の制御データ１０８を出力するものである。
【００１０】同様にして、 ラッチパルス信号１０７
を論理処理部１０５でＷｒｉｔｅ ＥＮ（ライトイネ
ーブル）（２）１１０と論理処理することにより、Ｗｒ
ｉｔ ＥＮ（２）１１０が論理“０”の時にはラッチ
パルス信号１０７をインヒビットし、Ｗｒｉｔｅ Ｅ
Ｎ（２）１１０が論理“１”の時にはラッチパルス信号
１０７をＣＮＴＬ（２）信号１１３上に出力する。又当
該ＣＮＴＬ（２）信号１１３はデータバス上の制御デー
タ（被制御データ）１１１を Ｉ／Ｏポート１０６に
設定するか否かを指定するものであり、又制御データ出
力（Ｉ／Ｏポート出力）１１５はＩ／Ｏポート１０６に
設定されたデータバス上の制御データ１１１を出力する
ものである。
を論理処理部１０５でＷｒｉｔｅ ＥＮ（ライトイネ
ーブル）（２）１１０と論理処理することにより、Ｗｒ
ｉｔ ＥＮ（２）１１０が論理“０”の時にはラッチ
パルス信号１０７をインヒビットし、Ｗｒｉｔｅ Ｅ
Ｎ（２）１１０が論理“１”の時にはラッチパルス信号
１０７をＣＮＴＬ（２）信号１１３上に出力する。又当
該ＣＮＴＬ（２）信号１１３はデータバス上の制御デー
タ（被制御データ）１１１を Ｉ／Ｏポート１０６に
設定するか否かを指定するものであり、又制御データ出
力（Ｉ／Ｏポート出力）１１５はＩ／Ｏポート１０６に
設定されたデータバス上の制御データ１１１を出力する
ものである。
【００１１】図２は図１のデータバス１０２、ＣＮＴＬ
（１）１１２、ＣＮＴＬ（２）１１３、制御データ出力
（Ｉ／Ｏポート出力）１１４、１１５の各信号線の動作
を表すタイミングチャートである。
（１）１１２、ＣＮＴＬ（２）１１３、制御データ出力
（Ｉ／Ｏポート出力）１１４、１１５の各信号線の動作
を表すタイミングチャートである。
【００１２】図２を参照するに、データバス１０２中の
Ｗｒｉｔｅ ＥＮ（１）１０９が論理“１”の時にデ
ータバス上の制御データＡを設定すべくＣＮＴＬ（１）
信号１１２上にラッチパルスを出力してＩ／Ｏポート１
０６に設定し、制御データ出力１１４を出力する。又Ｗ
ｒｉｔｅ ＥＮ（１）１０９が論理“０”の時にはラ
ッチパルスはインヒビットされるために、ＣＮＴＬ（１
）信号１１２上にラッチパルスは出力されない。従って
、データバス上の制御データＡは設定されない。
Ｗｒｉｔｅ ＥＮ（１）１０９が論理“１”の時にデ
ータバス上の制御データＡを設定すべくＣＮＴＬ（１）
信号１１２上にラッチパルスを出力してＩ／Ｏポート１
０６に設定し、制御データ出力１１４を出力する。又Ｗ
ｒｉｔｅ ＥＮ（１）１０９が論理“０”の時にはラ
ッチパルスはインヒビットされるために、ＣＮＴＬ（１
）信号１１２上にラッチパルスは出力されない。従って
、データバス上の制御データＡは設定されない。
【００１３】同様に、データバス１０２中のＷｒｉｔｅ
ＥＮ（２）１１０が論理“１”の時にデータバス上
の制御データＥを設定すべくＣＮＴＬ（２）信号１１３
上にラッチパルスを出力してＩ／Ｏポート１０６に設定
し、制御データ出力１１５を出力する。又、Ｗｒｉｔｅ
ＥＮ（２）１１０が論理“０”の時にはラッチパル
スはインヒビツトされるために、ＣＮＴＬ（２）信号１
１３上にラッチパルスは出力されない。従って、データ
バス上の制御データＥは設定されない。
ＥＮ（２）１１０が論理“１”の時にデータバス上
の制御データＥを設定すべくＣＮＴＬ（２）信号１１３
上にラッチパルスを出力してＩ／Ｏポート１０６に設定
し、制御データ出力１１５を出力する。又、Ｗｒｉｔｅ
ＥＮ（２）１１０が論理“０”の時にはラッチパル
スはインヒビツトされるために、ＣＮＴＬ（２）信号１
１３上にラッチパルスは出力されない。従って、データ
バス上の制御データＥは設定されない。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
データバス上の制御データ内にＷｒｉｔｅ ＥＮなる
設定制御ビットを定義することによりアドレスバス上の
アドレス値によって選択されたＩ／Ｏポートにデータバ
ス上の制御データを設定するか否かを指定することによ
って同一Ｉ／Ｏポート上で複数の制御を同時に実行する
ことができ、制御に要する時間の短縮が可能となる。
データバス上の制御データ内にＷｒｉｔｅ ＥＮなる
設定制御ビットを定義することによりアドレスバス上の
アドレス値によって選択されたＩ／Ｏポートにデータバ
ス上の制御データを設定するか否かを指定することによ
って同一Ｉ／Ｏポート上で複数の制御を同時に実行する
ことができ、制御に要する時間の短縮が可能となる。
【００１５】更に本発明によれば、制御を追加する場合
等にＩ／Ｏポートを増やす必要がなく、汎用性にすぐれ
ている。
等にＩ／Ｏポートを増やす必要がなく、汎用性にすぐれ
ている。
図１は本発明の一実施例を示すブロック構成図、図２は
図１に示した、実施例の各部におけるタイミングチャー
ト、図３は従来技術のブロック図、図４は図３に示した
従来例の各部におけるタイミングチャートである。 １０１…アドレスバス、１０２…データバス、１０３…
デコード部、１０４、１０５…論理処理部、１０６…Ｉ
／Ｏポート、１０７…デコード部出力、１０８、１１１
…データバス上の制御データ、 １０９、 １１０
…Ｗｒｉｔｅ ＥＮ（１）、（２）、１１２、１１３
…ＣＮＴＬ（１）、（２）信号、１１４、１１５…Ｉ／
Ｏポート出力（制御データ出力）。
図１に示した、実施例の各部におけるタイミングチャー
ト、図３は従来技術のブロック図、図４は図３に示した
従来例の各部におけるタイミングチャートである。 １０１…アドレスバス、１０２…データバス、１０３…
デコード部、１０４、１０５…論理処理部、１０６…Ｉ
／Ｏポート、１０７…デコード部出力、１０８、１１１
…データバス上の制御データ、 １０９、 １１０
…Ｗｒｉｔｅ ＥＮ（１）、（２）、１１２、１１３
…ＣＮＴＬ（１）、（２）信号、１１４、１１５…Ｉ／
Ｏポート出力（制御データ出力）。
Claims (2)
- 【請求項１】 アドレスバスとデータバスと唯一のＩ
／Ｏポートにより構成され、前記アドレスバス上のアド
レス値によりｍ（ｍは正の整数）個で構成されたＩ／Ｏ
ポート出力の中から唯一のＩ／Ｏポート出力を選択し、
前記Ｉ／Ｏポートに前記データバス上のｎ（ｎは正の整
数）ビット幅の制御データを設定するような制御方式で
あって、前記データバス中の未使用ビットをライトイネ
ーブルなる設定制御ビットに定義し、該ライトイネーブ
ルビットが“０”か“１”かにより前記Ｉ／Ｏポート上
の特定ビットの制御を行うことを特徴としたＩ／Ｏポー
ト制御方式。 - 【請求項２】 前記アドレスバス上のアドレス値をデ
コードして生成されたラッチパルス信号を前記ライトイ
ネーブルと論理処理し前記ライトイネーブルが論理“１
”のときに前記ラッチパルス信号を前記Ｉ／Ｏポートの
ＣＮＴＬ信号上に出力する論理処理手段を有し、該ＣＮ
ＴＬ信号により前記データバス上の制御データを前記Ｉ
／Ｏポートに設定するか否かを指定することを更に特徴
とする請求項１に記載のＩ／Ｏポート制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401854A JPH04215161A (ja) | 1990-12-13 | 1990-12-13 | Ｉ／ｏポート制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401854A JPH04215161A (ja) | 1990-12-13 | 1990-12-13 | Ｉ／ｏポート制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215161A true JPH04215161A (ja) | 1992-08-05 |
Family
ID=18511677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401854A Pending JPH04215161A (ja) | 1990-12-13 | 1990-12-13 | Ｉ／ｏポート制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215161A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072992A (ja) * | 2005-09-09 | 2007-03-22 | Koyo Electronics Ind Co Ltd | 制御装置 |
| JP2008225662A (ja) * | 2007-03-09 | 2008-09-25 | Tohoku Univ | データ書込方法およびその方法を用いた書込制御装置ならびに演算装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376041A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 複数ポ−トに対するデ−タのリ−ド，ライト方式 |
-
1990
- 1990-12-13 JP JP2401854A patent/JPH04215161A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376041A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 複数ポ−トに対するデ−タのリ−ド，ライト方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072992A (ja) * | 2005-09-09 | 2007-03-22 | Koyo Electronics Ind Co Ltd | 制御装置 |
| JP2008225662A (ja) * | 2007-03-09 | 2008-09-25 | Tohoku Univ | データ書込方法およびその方法を用いた書込制御装置ならびに演算装置 |
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