JPH0310335A - エミュレーションチップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレーションチップに関し、特にマイクロ
コンピュータのデパック機能を有する評価キットに使用
するエミュレーションチップに関する。

〔従来の技術〕

従来、評価キットは、ＣＰＵとして動作する評価チップ
と、タイマ、シリアルインタフェース及びボートなどの
周辺回路を内蔵したエミュレーションチップを有してい
る。

そのため、ＣＰＵが同じで周辺回路のみが異なる新たな
マイクロコンピュータを開発する場合には、必要な周辺
回路を持ったエミュレーションチップを新たに設計する
事になる。

一方、新しくエミュレーションチップを製作せずに新し
いマイクロコンピュータの評価キットを製作することが
行われている。

第５図は従来のエミュレーションチップの一例を使用し
た評価キットのブロック図である。

ここで、第１のマイクロコンピュータのために作られた
エミ、７．レーションチップ２ａと第２のマイクロコン
ピュータのために作られたエミュレーションチップ３．
、に含まれる周辺回路を組み合わせて、第３のマイクロ
コンピュータの評価キラｌ〜を作る場合について説明す
る。

その際、例えばボートなど両方のエミュレーションチッ
プに含まれていて、かつ同じアドレス指定てリート・ラ
イ１〜する周辺回路か存在する場合は、それらの周辺回
路のうちのいずれかを選択するかを決めるために、専用
の選択アドレスデコーダ１８と切換回路１６，１．７を
有している。

例をあけて説明すると、エミュレーションデツプ２ｆｉ
の内にあるタイマを動作させ、またエミュレーションチ
ップ３１の内にあるポー１〜からデ′−タを出力する場
合には、まず評価デツプ］からタイマのアドレスＳＡが
アドレスバス６に出力され、そのアドレスＳＡを選択ア
トレステコータ１８がＪ売み取る。

ここで、タイマはエミュレーションチップ２１、の方に
あるので切換信号Ｓｓは切換回路］７を禁止する。

その結果、評価チップ１から出力されたデータＳＤは、
エミュレーションチップ２ｎにのみ伝えられてタイマを
動作させる。

次に、タイマの値を読み込む時は、タイマのアドレスが
出力されるので、選択アドレスデコーダ１８は上記と同
様に切換信号Ｓ５により切換回路１７を禁止にするので
、評価チップ］はエミュレーションチップ２ａの中のタ
イマの値を読み収ることができる。

ボートにデータを出力する時は、ボートのアドレスを評
価チップ１が出力すると、選択アドレスデコーダ１８は
ボードのアドレスを受けて切換回路１６を禁止し、評価
デツプ１がら出力されたデータはエミュレーションチッ
プ３１の中のボートから出力されることになる。

〔発明が解決しようとする課題〕

上述した従来のエミュレーションデツプは、評価キット
が同しＣＰＵを使って周辺回路のみか異なる新しいマイ
クロコンピュータを作る際に、個々のマイクロコンピュ
ータに対して個々のエミュレーションチップを作るため
、それぞれのマイクロコンピュータに対して設計を行な
い、特性評価品質試験などを行なわなければならず、開
発コストがかさむという欠点があった。

また、第５図に示した様に、第コのマイクロコンピュー
タの周辺回路の入ったエミュレーションチップ２ａと第
２のマイクロコンピュータの周辺回路の入ったエミュレ
ーションチップ３□を組み合わせて、第３のマイクロコ
ンピュータのエミュレーションチップとして使う場合、
エミュレーションデツプ２１１とエミュレーションチッ
プ３１は、同じシリースのマイクロコンピュータでソフ
トの継承性を保つため、同種の機能を持った周辺回路は
同しアドレスに置かれており、二つ以上のエミュレーシ
ョンデツプを組み合わせて使用する際は、ともらの周辺
を選択するかの判断を評価チップが出来ないので、エミ
ュレーションチップを外部から切り換えて使うことにな
る。

つまり、選択アドレスデコーダ１８とデータハスの途中
に入れる切換回路１６，１．７を設けることになるので
、部品数が増えるという欠点かあり、また切換回路を介
してデータ転送が行なわれるため、動作が遅くなるのて
、評価キットの動作スピードのネックになる可能性があ
るという欠点があった。

本発明の目的は、簡単な回路構成で高速特性を有する評
価キットに使用するエミュレーションチップを提供する
ことにある。

〔課題を解決するための手段〕

本発明のエミュレーションチップは、アドレスに割付け
された複数の周辺回路を内蔵し、読出し要求に応して前
記周辺回路のデータをトライステート形出力バッファか
ら出力するエミュレーションデツプにおいて、前記複数
の周辺回路に対応してアドレスをデコードする複数の周
辺アドレスデ：１−夕と、該周辺アドレスデコーダの出
力信号の禁止または通過を制御する複数の制御回路と、
前記出力信号を入力する論理和回路とを設６ け、該論理和回路の出力信号により前記トライステート
形出力バッファの前記データの出力を制御して構成され
ている。

〔実施例〕

次に本発明について、図面を参照して説明する。

第１図は本発明の第１の実施例を使用した評価キットの
ブロック図、第２図は第１図のエミュレーションチップ
の回路図である。

評価キットに使用されている二つのエミュレーションチ
ップ２及び３は、評価チップ１から周辺回路選択ラッチ
書き込み信号ＳＬを入力し、またアドレスバス６及びデ
ータバス４で相互に接続されている。

エミュレーションチップ２，３は、アドレスに割付けさ
れた複数の周辺回路１．２．１３を内蔵し、読出し要求
に応して周辺回路のデータをトライステーＩ・形出力バ
ッファ］Ｏから出力するために、周辺回路１２，１．３
に対応してアドレスをデコードする複数の周辺アドレス
テコ−タフと、この周辺アドレスデコーダの出力信号Ｓ
８の禁止または通過を制御する複数のＡＮＤ回路ＡＮＤ
と、その出力信号を入力する論理和回路ＯＲとを設けて
いる。

まず、評価キットでエミュレーションチップ周辺回路１
２．１３のいずれかを選択する時は、周辺回路選択ラッ
チ書き込み信号Ｓ１．を有効にし、周辺回路選択ラッチ
１１を開き、データを取り込む。

それぞれの周辺回路１２〜１３に対して周辺回路選択ラ
ッチ１］は割り当てられ、周辺回路選択ラッチ１１から
出力される信号Ｓ２と、周辺アドレスデコーダ７から出
力される信号Ｓ８の論理積の信号ＳＡＮによって、周辺
回路１．２．１３が選択される。

また、エミュレーションチップ２．３の内部データバス
８と外部のデータバス４を接続する１〜ライステート出
力バツフア１０は、周辺回路を選択する信号ＳＡＮの論
理和の出力バッファ制御信号ＳＯＬによって制御される
。

そのなめ、ある周辺回路を選択するアドレスかデータハ
スに出力された時、各エミュレーションチップの中のそ
のアドレスに対応する周辺回路のうち、周辺回路選択タ
ッチの信号Ｓｏが“”　Ｈ”レベルになっているものな
（′）か選択されることになる。

また、エミュレーションチップの中の周辺回路がずへて
選択されない時は出力ラッチ制御信号Ｓｏｌか’　Ｌ　
”レベルなのてトライステート出力バッファ１０は禁止
され、内部データバス８の値は外部のデータバス４に全
く出力されなくなる。

以上のようにして、エミュレーションチップの中の周辺
回路を選択し絹み合わぜて使用することか出来る。

なお、第１図と第２図では、周辺回路選択ラッチ１１に
書き込むための周辺回路選択ラッチ書き込み（Ｆｉ号Ｓ
ｔ、を設ζうであるが、周辺回路選択ラッチ１］のアド
レスの割り付けを周辺回路１２゜］３とを別にすること
により、周辺回路選択ラッチ１１の取り扱いも周辺回路
と同様にてき、通常の周辺回路のライト信号て書き込め
る様にして、回路を更に簡略化できる。

第３図は本発明の第２の実施例を使用した評価キットの
ブロック［メ１、第４図は第３図のエミ・ル−ジョンチ
ップの回路図である。

エミュレーションチップ２ａ、３１１は、アトレスデ：
７−夕９と周辺回路選択ラッチ１１を除き、代りにＡＮ
Ｄ回路ＡＮＤに接続する外部入力端子１５を設けている
。

本実施例では、評価キラ１〜でエミュレーションチップ
の周辺回路の選択は、外部入力端子１５を”　Ｈ”レベ
ルにすることで行なわれる。

それぞれの周辺回路に対して外部入力端子］５は割り当
てられ、外部入力端子１５の値Ｓｔ　と周辺アドレスデ
コーダ９から出力される信号Ｓ。の論理積信号ＳＡＮに
よって、周辺回路１．２，１．３は選択される。

また、エミュレーションチップの内部データバス８と外
部のデータバス４を接続するＩ〜ライス　０ テート出力バッファ１０は周辺回路を選択する信号号Ｓ
ＡＮの論理和の制御信号ＳＱＬによって制御される。

〔発明の効果〕

以上説明したように本発明は、エミュレーションチップ
の内部に周辺回路選択切換回路を持つことにより複数個
のエミュレーションチップの中の所定の周辺回路を組み
合わせることにより、それを使用してかつ外付回路なし
に高速特性の評価キットを容易に実現できる効果がある
。

チップ、４・・データバス、６・・・アドレスバス、７
・・周辺アドレステコータ、８・・・内部データバス、
９　アドレスデ゛コータ、１０・・トライステー１〜出
力ハツフア、１］・・周辺回路選択ラッチ、１２］３・
・・周辺回路、１４・・内部データバス、１５・・・外
部入力端子、３．６，３．”７　　・切換回路、１８　
選択アドレスデコーダ、Ｓｌ・・・周辺アトレスデ：１
−タ信号、Ｓｌ、・・周辺回路選択ラッチ書込み信号、
ＳｏＬ・・出力ハッファ制御信号、Ｓ、、・・・切換信
号。

【図面の簡単な説明】

第１図は本発明の第１の実施例を使用した評価キットの
ブロック図、第２図は第１図のエミュレーションチップ
の回路図、第３図は本発明の第２の実施例を使用した評
価キットのフロック図、第４図は第３図のエミュレーシ
ョンチップの回路図、第５図は従来のエミュレーション
チップの一例を使用した評価キットのブロック図である
。

Claims (1)

【特許請求の範囲】
1. アドレスに割付けされた複数の周辺回路を内蔵し、読出
   し要求に応じて前記周辺回路のデータをトライステート
   形出力バッファから出力するエミュレーションチップに
   おいて、前記複数の周辺回路に対応してアドレスをデコ
   ードする複数の周辺アドレスデコーダと、該周辺アドレ
   スデコーダの出力信号の禁止または通過を制御する複数
   の制御回路と、前記出力信号を入力する論理和回路とを
   設け、該論理和回路の出力信号により前記トライステー
   ト形出力バッファの前記データの出力を制御することを
   特徴とするエミュレーションチップ。