JP3182906B2 - マイクロコンピュータ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、外部にメモリを接続可
能なマイクロコンピュータに関し、特に外部のメモリに
アクセスするためのデータバス端子のバス幅を選択する
手段（以下、バスサイジング機能と称する）を有するマ
イクロコンピュータの構成に関する。
能なマイクロコンピュータに関し、特に外部のメモリに
アクセスするためのデータバス端子のバス幅を選択する
手段（以下、バスサイジング機能と称する）を有するマ
イクロコンピュータの構成に関する。
【０００２】
【従来の技術】マイクロコンピュータの高速化の手法と
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われる。例えはバス幅を８ビット長から
１６ビット長に変更することで、最高２倍のバス性能を
引出すことが可能である。
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われる。例えはバス幅を８ビット長から
１６ビット長に変更することで、最高２倍のバス性能を
引出すことが可能である。
【０００３】しかし、バス幅を増やせば、バスを制御す
る為の部品点数の増大、配線パターンの増加を招き、シ
ステムコストが高くなる。しかもバス幅の大きなメモリ
は価格が高く、入手も困難である。そのため、性能の高
いシステムでは大きなバス幅を選択し、価格の安いシス
テムでは小さなバス幅を選択できるよう、バスサイジン
グ機能を内蔵してマイクロコンピュータが各社から提供
されている。
る為の部品点数の増大、配線パターンの増加を招き、シ
ステムコストが高くなる。しかもバス幅の大きなメモリ
は価格が高く、入手も困難である。そのため、性能の高
いシステムでは大きなバス幅を選択し、価格の安いシス
テムでは小さなバス幅を選択できるよう、バスサイジン
グ機能を内蔵してマイクロコンピュータが各社から提供
されている。
【０００４】この様なバスサイジング機能を内蔵した製
品の一例を、図を用いて説明する。
品の一例を、図を用いて説明する。
【０００５】図６は、従来のバスサイジング機能を有す
るマイクロコンピュータの、外部メモリのアクセスに関
わる構成を示すとともに、従来例のマイクロコンピュー
タにバス幅１６ビット長のＲＯＭとバス幅８ビット長の
ＲＡＭとを接続する場合の構成を示すブロック図であ
る。
るマイクロコンピュータの、外部メモリのアクセスに関
わる構成を示すとともに、従来例のマイクロコンピュー
タにバス幅１６ビット長のＲＯＭとバス幅８ビット長の
ＲＡＭとを接続する場合の構成を示すブロック図であ
る。
【０００６】従来例のマイクロコンピューター１ｃは、
８ビット長の下位アドレスとデータの時分割バス端子
（以下、ＡＤ（７−０）と称する）２と、８ビット長の
上位アドレスとデータの時分割バス端子（以下、ＡＤ
（１５−８）と称する）３と、アドレス・ラッチ・タイ
ミング信号（以下、ＡＳＴＢと称する）４と、リード信
号（以下、ＲＤと称する）５と、偶数番地へのライト信
号（以下、ＬＷＲと称する）６と、奇数番地へのライト
信号（以下、ＨＷＲと称す）７と、バス幅指定端子（以
下、ＢＷと称する）と、初期化端子（以下、ＲＳＴと称
する）９とを有している。
８ビット長の下位アドレスとデータの時分割バス端子
（以下、ＡＤ（７−０）と称する）２と、８ビット長の
上位アドレスとデータの時分割バス端子（以下、ＡＤ
（１５−８）と称する）３と、アドレス・ラッチ・タイ
ミング信号（以下、ＡＳＴＢと称する）４と、リード信
号（以下、ＲＤと称する）５と、偶数番地へのライト信
号（以下、ＬＷＲと称する）６と、奇数番地へのライト
信号（以下、ＨＷＲと称す）７と、バス幅指定端子（以
下、ＢＷと称する）と、初期化端子（以下、ＲＳＴと称
する）９とを有している。
【０００７】ＡＤ（７−０）２は、ＲＯＭ１５、ＲＡＭ
１６にアクセスする場合に、アクセスするアドレスの下
位８ビットを出力し、偶数アドレスへのアクセス時に８
ビットデータを入出力する端子で、下位バス１０を介し
てＲＯＭ１５、ＲＡＭ１６に接続している。但し、バス
幅が８ビット長の場合には、奇数アドレスアクセス時、
偶数アドレスアクセス時とも、ＡＤ（７−０）２がデー
タを入出力する。
１６にアクセスする場合に、アクセスするアドレスの下
位８ビットを出力し、偶数アドレスへのアクセス時に８
ビットデータを入出力する端子で、下位バス１０を介し
てＲＯＭ１５、ＲＡＭ１６に接続している。但し、バス
幅が８ビット長の場合には、奇数アドレスアクセス時、
偶数アドレスアクセス時とも、ＡＤ（７−０）２がデー
タを入出力する。
【０００８】ＡＤ（１５−８）３は、アドレスの上位８
ビットを出力し、奇数番地の８ビットデータを入出力す
る端子で、上位バス１１を介してＲＯＭ１５に接続して
いる。但しバス幅が８ビットの場合にはＡＤ（１５−
８）３は上位アドレスの出力のみを行う。
ビットを出力し、奇数番地の８ビットデータを入出力す
る端子で、上位バス１１を介してＲＯＭ１５に接続して
いる。但しバス幅が８ビットの場合にはＡＤ（１５−
８）３は上位アドレスの出力のみを行う。
【０００９】ＡＳＴＢ端子は、ＡＤ（７−０）２とＡＤ
（１５−８）３とが出力するアドレスを取り込むタイミ
ング信号を出力する端子で、アドレスラッチ１２に接続
している。
（１５−８）３とが出力するアドレスを取り込むタイミ
ング信号を出力する端子で、アドレスラッチ１２に接続
している。
【００１０】ＲＤ端子は、メモリからのデータ出力タイ
ミング信号を出力する端子で、ＲＯＭ１５とＲＡＭ１６
とに接続している。
ミング信号を出力する端子で、ＲＯＭ１５とＲＡＭ１６
とに接続している。
【００１１】ＬＷＲ端子、ＨＷＲ端子は、それぞれメモ
リの偶数アドレスと奇数アドレスへのデータの書き込み
タイミング信号を出力する端子である。但しバス幅が８
ビットの場合には、奇数アドレスへの書き込み時、偶数
アドレスへの書き込み時とも、ＬＷＲ６が書き込みタイ
ミングを示す。
リの偶数アドレスと奇数アドレスへのデータの書き込み
タイミング信号を出力する端子である。但しバス幅が８
ビットの場合には、奇数アドレスへの書き込み時、偶数
アドレスへの書き込み時とも、ＬＷＲ６が書き込みタイ
ミングを示す。
【００１２】ＬＷＲ端子は、ＲＡＭ１６に接続してい
る。ＲＡＭ１６のバス幅が８ビットの為、ＨＷＲ端子
は、何にも接続しない。
る。ＲＡＭ１６のバス幅が８ビットの為、ＨＷＲ端子
は、何にも接続しない。
【００１３】ＢＷ端子は、アクセスするメモリのバス幅
が１６ビット長か８ビット長かを選択する端子で、ＢＷ
端子レベルによりＡＤ（７−０）２、ＡＤ（１５−８）
３、ＬＷＲ６、ＨＷＲ７はバス幅に対応した動作を行
う。ＢＷ端子には、デーコーダ１３が生成する選択信号
を入力している。
が１６ビット長か８ビット長かを選択する端子で、ＢＷ
端子レベルによりＡＤ（７−０）２、ＡＤ（１５−８）
３、ＬＷＲ６、ＨＷＲ７はバス幅に対応した動作を行
う。ＢＷ端子には、デーコーダ１３が生成する選択信号
を入力している。
【００１４】ＲＳＴ９は、マイクロコンピュータ１ｃの
初期化信号を入力する端子である。
初期化信号を入力する端子である。
【００１５】アドレスラッチ１２は、ＡＤ（７−０）
２、ＡＤ（１５−８）３上のアドレスをＡＳＴＢ４のタ
イミングにしたがって取り込み、ＲＯＭ１５、ＲＡＭ１
６に出力する。
２、ＡＤ（１５−８）３上のアドレスをＡＳＴＢ４のタ
イミングにしたがって取り込み、ＲＯＭ１５、ＲＡＭ１
６に出力する。
【００１６】デコーダ１３は、ＲＯＭ１５とＲＡＭ１６
のいずれかを選択するアドレスデコーダで、ＲＯＭ１
５、ＲＡＭ１６に選択信号を出力すると共に、ＢＷ端子
にバス幅指定の為に選択信号を出力する。
のいずれかを選択するアドレスデコーダで、ＲＯＭ１
５、ＲＡＭ１６に選択信号を出力すると共に、ＢＷ端子
にバス幅指定の為に選択信号を出力する。
【００１７】ＲＯＭ１５はバス幅１６ビット長のＲＯ
Ｍ、ＲＡＭ１６はバス幅８ビット長のＲＡＭである。
Ｍ、ＲＡＭ１６はバス幅８ビット長のＲＡＭである。
【００１８】次に従来例の動作を説明する。
【００１９】ＲＳＴ９に入力する初期化信号を解除する
と、従来のマイクロコンピュータ１ｃは、ＲＯＭ１５に
格納したプログラムを実行する前に、ＲＯＭ１５の１０
０Ｈ番地に予め格納しているバス幅指定情報をＢＷ１７
から取り込んで、バス幅を初期化する。
と、従来のマイクロコンピュータ１ｃは、ＲＯＭ１５に
格納したプログラムを実行する前に、ＲＯＭ１５の１０
０Ｈ番地に予め格納しているバス幅指定情報をＢＷ１７
から取り込んで、バス幅を初期化する。
【００２０】図７はＲＯＭ１５の１００番地に格納する
情報の一例である。
情報の一例である。
【００２１】バス幅指定情報図７（ａ）が００Ｂ（Ｂｉ
ｎａｒｙ ｃｏｄｅ）の状態ではバス幅は８ビット長固
定、０１Ｂでは１６ビット長固定、１０ＢではＢＷ１７
が“０”のときに８ビット長、“１”のときに１６ビッ
ト長とダイナミックにバス幅を変更する。
ｎａｒｙ ｃｏｄｅ）の状態ではバス幅は８ビット長固
定、０１Ｂでは１６ビット長固定、１０ＢではＢＷ１７
が“０”のときに８ビット長、“１”のときに１６ビッ
ト長とダイナミックにバス幅を変更する。
【００２２】本実施例では、バス幅１６ビット長のＲＯ
Ｍ１５と、バス幅８ビット長のＲＡＭ１６とを接続して
いるため、１０Ｂを予め格納しておく。
Ｍ１５と、バス幅８ビット長のＲＡＭ１６とを接続して
いるため、１０Ｂを予め格納しておく。
【００２３】バス幅の初期化後、マイクロコンピュータ
１ｃは、ＲＯＭ１５に格納しているプログラム図７
（ｂ）を実行する。
１ｃは、ＲＯＭ１５に格納しているプログラム図７
（ｂ）を実行する。
【００２４】プログラムの実行に伴いマイクロコンピュ
ーター１ｃは、ＲＯＭ１５にＲＡＭ１６に対してプログ
ラムの読み出し、データの読み出し、書き込みのための
アクセスを行う。
ーター１ｃは、ＲＯＭ１５にＲＡＭ１６に対してプログ
ラムの読み出し、データの読み出し、書き込みのための
アクセスを行う。
【００２５】ＲＯＭ１５，ＲＡＭ１６に対するアクセス
動作を、図８に示すタイミングチャートを用いて説明す
る。
動作を、図８に示すタイミングチャートを用いて説明す
る。
【００２６】ＲＯＭ１５又はＲＡＭ１６に対するアクセ
ス時には、まずＡＤ（１５−８）３、ＡＤ（７−０）２
にアクセスアドレスを出力してＡＳＴＢ４を出力する。
ス時には、まずＡＤ（１５−８）３、ＡＤ（７−０）２
にアクセスアドレスを出力してＡＳＴＢ４を出力する。
【００２７】アドレスラッチ１２はこの時のアドレスを
取り込んで保持し、デコーダ１３、ＲＯＭ１５、ＲＡＭ
１６に供給する。
取り込んで保持し、デコーダ１３、ＲＯＭ１５、ＲＡＭ
１６に供給する。
【００２８】デコーダ１３は、ＲＯＭ１５へのアクセス
か否かを判定し、ＲＯＭ１５へのアクセスならばＢＷ端
子に“１”をそうでなければ“０”を出力するととも
に、ＲＯＭ１５，ＲＡＭ１６のチップセレクトを行う。
か否かを判定し、ＲＯＭ１５へのアクセスならばＢＷ端
子に“１”をそうでなければ“０”を出力するととも
に、ＲＯＭ１５，ＲＡＭ１６のチップセレクトを行う。
【００２９】図６のＲＯＭ１５およびＲＡＭ１６のＣＳ
端子がチップセレクト端子であり、ＲＯＭ１５とＲＡＭ
１６では正転、反転の関係にある。
端子がチップセレクト端子であり、ＲＯＭ１５とＲＡＭ
１６では正転、反転の関係にある。
【００３０】ＲＯＭ１５へのアクセス時には、ＢＷ端子
から“１”を入力するのでバス幅は１６ビット長とな
り、ＡＤ（１５−８）３、ＡＤ（７−０）２共にアドレ
スとデータを時分割で入出力しアクセスを完了する。
から“１”を入力するのでバス幅は１６ビット長とな
り、ＡＤ（１５−８）３、ＡＤ（７−０）２共にアドレ
スとデータを時分割で入出力しアクセスを完了する。
【００３１】ＲＡＭ１６へのアクセス時には、ＢＷ端子
から“０”を入力するのでバス幅は８ビット長となり、
ＡＤ（１５−８）３はアドレスを出力し続け、ＡＤ（７
−０）２はアドレスとデータを時分割で入出力しアクセ
スを完了する。
から“０”を入力するのでバス幅は８ビット長となり、
ＡＤ（１５−８）３はアドレスを出力し続け、ＡＤ（７
−０）２はアドレスとデータを時分割で入出力しアクセ
スを完了する。
【００３２】また、マイクロコンピュータ１ｃは、アク
セスが読み出し（リード）か書き込み（ライト）かによ
り、ＲＤ５、ＬＷＲ６のいずれかを出力する。
セスが読み出し（リード）か書き込み（ライト）かによ
り、ＲＤ５、ＬＷＲ６のいずれかを出力する。
【００３３】このような従来のマイクロコンピュータ１
ｃにおいては、バス幅の異なるメモリを接続する場合に
バス幅指定端子ＢＷが必ず専用の端子として確保される
必要があった。
ｃにおいては、バス幅の異なるメモリを接続する場合に
バス幅指定端子ＢＷが必ず専用の端子として確保される
必要があった。
【００３４】また、ＢＷ端子の状態により、ＡＤ（１５
−８）３、ＡＤ（７−０）２、ＬＷＲ６の動作が変化す
るので、アドレス出力タイミングの期間中に端子レベル
を決定し、マイクロコンピュータ１ｃ内でバス幅の切り
換えを完了する必要が有り、タイミング設計時の配慮を
必要とした。
−８）３、ＡＤ（７−０）２、ＬＷＲ６の動作が変化す
るので、アドレス出力タイミングの期間中に端子レベル
を決定し、マイクロコンピュータ１ｃ内でバス幅の切り
換えを完了する必要が有り、タイミング設計時の配慮を
必要とした。
【００３５】
【発明が解決しようとする課題】従来のバスサイジング
機能を有すマイクロコンピュータでは、上述したように
異なるバス幅を持つメモリを接続する場合には、必ず専
用のバス幅指定端子が必要であった。この時バス幅指定
端子には、アクセスの度にバス幅を指定する端子レベル
を入力してやる必要が有るため、他の機能端子として使
用することができず、バスサイジング機能を持たない製
品と較べて使用可能な端子が減少してしまうという欠点
が有った。
機能を有すマイクロコンピュータでは、上述したように
異なるバス幅を持つメモリを接続する場合には、必ず専
用のバス幅指定端子が必要であった。この時バス幅指定
端子には、アクセスの度にバス幅を指定する端子レベル
を入力してやる必要が有るため、他の機能端子として使
用することができず、バスサイジング機能を持たない製
品と較べて使用可能な端子が減少してしまうという欠点
が有った。
【００３６】またバス幅指定端子は、遅くともアドレス
とデータの時分割バスがアドレス出力を中断し、ライト
信号を出力するタイミングまでに端子レベルを決定し、
マイクロコンピュータ内でバス幅の切り換えを完了する
必要が有るので、アドレスラッチ、アドレスデコーダ等
の外部回路はタイミング設計時に遅延時間などを配慮し
て設計する必要があった。
とデータの時分割バスがアドレス出力を中断し、ライト
信号を出力するタイミングまでに端子レベルを決定し、
マイクロコンピュータ内でバス幅の切り換えを完了する
必要が有るので、アドレスラッチ、アドレスデコーダ等
の外部回路はタイミング設計時に遅延時間などを配慮し
て設計する必要があった。
【００３７】本発明の目的は、上述の欠点を除去するこ
とにより、バスサイジング機能に使用するバス幅指定端
子を他の機能端子と兼用可能にし、更にタイミング設計
が容易なバスサイジング機能を備えたマイクロコンピュ
ータを提供することにある。
とにより、バスサイジング機能に使用するバス幅指定端
子を他の機能端子と兼用可能にし、更にタイミング設計
が容易なバスサイジング機能を備えたマイクロコンピュ
ータを提供することにある。
【００３８】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、外部メモリに対するアクセス手段の一部とし
て所定のバス幅をもつアドレスおよびデータの時分割バ
スが接続される外部バス端子群と、電源投入時に内部回
路を初期化するための初期化信号を入力する初期化端子
と、複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能なバス幅指定フラグ手段と、アクセスしようとする
前記外部メモリのアドレスおよび前記バス幅指定フラグ
手段で生成したバス幅情報の状態に応じて前記外部メモ
リのリード、ライトのタイミングを制御するバス幅選択
制御手段と、前記初期化後の通常動作時は任意の信号入
出力の専用端子であり、さらにこの端子に前記初期化信
号が解除された直後のみ前記バス幅指定フラグ手段を初
期状態のバス幅指定値に設定するための一定電圧を与え
る少なくとも抵抗手段が電源電位または接地電位に接続
された入力端子となるバス幅指定端子と、を備えること
を特徴とする。
ュータは、外部メモリに対するアクセス手段の一部とし
て所定のバス幅をもつアドレスおよびデータの時分割バ
スが接続される外部バス端子群と、電源投入時に内部回
路を初期化するための初期化信号を入力する初期化端子
と、複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能なバス幅指定フラグ手段と、アクセスしようとする
前記外部メモリのアドレスおよび前記バス幅指定フラグ
手段で生成したバス幅情報の状態に応じて前記外部メモ
リのリード、ライトのタイミングを制御するバス幅選択
制御手段と、前記初期化後の通常動作時は任意の信号入
出力の専用端子であり、さらにこの端子に前記初期化信
号が解除された直後のみ前記バス幅指定フラグ手段を初
期状態のバス幅指定値に設定するための一定電圧を与え
る少なくとも抵抗手段が電源電位または接地電位に接続
された入力端子となるバス幅指定端子と、を備えること
を特徴とする。
【００３９】また、前記バス幅指定フラグ手段は、前記
初期化信号を解除した直後に前記バス幅指定端子に与え
られる２値論理レベルのうちの一方レベルに応じてセッ
トされ他方レベルに応じてリセットされる書き換え可能
なフラグからなり、前記バス幅選択制御手段は、内部バ
ス上のアドレス情報および前記バス幅指定フラグ手段の
設定値に応じて前記バス幅情報を生成するバス幅判定回
路と、このバス幅判定回路の出力情報と前記内部バス上
の情報とに応じて前記外部バス上のデータの入出力と前
記外部メモリのリード、ライトのタイミングを制御する
制御信号群を出力するための制御動作を行うバス制御回
路と、からなる。
初期化信号を解除した直後に前記バス幅指定端子に与え
られる２値論理レベルのうちの一方レベルに応じてセッ
トされ他方レベルに応じてリセットされる書き換え可能
なフラグからなり、前記バス幅選択制御手段は、内部バ
ス上のアドレス情報および前記バス幅指定フラグ手段の
設定値に応じて前記バス幅情報を生成するバス幅判定回
路と、このバス幅判定回路の出力情報と前記内部バス上
の情報とに応じて前記外部バス上のデータの入出力と前
記外部メモリのリード、ライトのタイミングを制御する
制御信号群を出力するための制御動作を行うバス制御回
路と、からなる。
【００４０】さらに、前記通常動作時は任意の信号入出
力の専用端子であり、前記初期化信号が解除された直後
のみ前記バス幅指定フラグを初期状態のバス幅指定値に
初期化するための前記バス幅指定端子を有することによ
り、前記バス幅を選択するバスサイジング機能を内蔵し
ないマイクロコンピュータとのピン互換性を保持するこ
ともできる。
力の専用端子であり、前記初期化信号が解除された直後
のみ前記バス幅指定フラグを初期状態のバス幅指定値に
初期化するための前記バス幅指定端子を有することによ
り、前記バス幅を選択するバスサイジング機能を内蔵し
ないマイクロコンピュータとのピン互換性を保持するこ
ともできる。
【００４１】さらにまた、所定のバス幅をもつアドレス
およびデータの時分割バスをアドレスバスとデータバス
とにそれぞれ分離して構成するとき、データを入出力す
る外部バス端子は前記データを時分割で入出力するデー
タ時分割バス端子とすることもできる。また、少なくと
も３種類以上の前記バス幅をもつ前記外部メモリを接続
することができ、かつ前記バス幅指定端子を２本以上設
け、さらに複数の前記バス幅指定フラグ手段を前記外部
メモリ領域の１領域当たり２ビット以上設けるとともに
複数の前記バス幅指定端子を他の機能端子として使用す
ることもできる。さらに、前記バス幅指定端子から前記
バス幅指定フラグに設定される前記初期状態のバス幅設
定情報は、前記外部メモリのアクセスタイミングとは非
同期である。
およびデータの時分割バスをアドレスバスとデータバス
とにそれぞれ分離して構成するとき、データを入出力す
る外部バス端子は前記データを時分割で入出力するデー
タ時分割バス端子とすることもできる。また、少なくと
も３種類以上の前記バス幅をもつ前記外部メモリを接続
することができ、かつ前記バス幅指定端子を２本以上設
け、さらに複数の前記バス幅指定フラグ手段を前記外部
メモリ領域の１領域当たり２ビット以上設けるとともに
複数の前記バス幅指定端子を他の機能端子として使用す
ることもできる。さらに、前記バス幅指定端子から前記
バス幅指定フラグに設定される前記初期状態のバス幅設
定情報は、前記外部メモリのアクセスタイミングとは非
同期である。
【００４２】本発明のマイクロコンピュータの他の特徴
は、外部メモリに対するアクセス手段の一部として所定
のバス幅をもつアドレスおよびデータの時分割バスが接
続される外部バス端子群と、電源投入時に内部回路を初
期化するための初期化信号を入力する初期化端子と、前
記初期化後の通常動作時は任意の信号入出力の専用端子
であり、さらにこの端子に前記初期化信号が解除された
直後のみ初期状態のバス幅指定値に設定するための一定
電圧を与える少なくとも抵抗手段が電源電位または接地
電位に接続された入力端子となるバス幅指定端子と、前
記初期化信号に応答して内蔵のＣＰＵにより初期化され
かつ複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能な前記バス幅指定フラグ手段と、前記バス幅指定端
子の端子レベルを初期状態のバス幅指定情報として前記
初期化信号の解除タイミングに同期して取り込み保持す
るラッチ手段と、内部バス上のアドレス情報および前記
バス幅指定フラグ手段の設定値に応じて前記バス幅情報
を生成するバス幅判定回路と、前記初期化信号で初期化
されるとともに前記ＣＰＵによりアクティブ状態に設定
される書き換え可能なバス幅指定許可フラグ手段と、こ
のバス幅指定許可フラグ手段が初期状態の時には前記ラ
ッチ手段が出力する前記初期状態のバス幅指定情報を選
択出力し、前記バス幅指定許可フラグ手段が前記アクテ
ィブ状態に設定された時には前記バス幅判定回路の出力
信号であってバス幅初期化後の実行プログラムで設定さ
れたバス幅指定情報を選択出力するセレクト手段と、こ
のセレクト手段の出力情報と前記内部バス上の情報とに
応じて前記外部バス上のデータの入出力と前記外部メモ
リのリード、ライトの各タイミング制御用の制御信号群
を出力するための制御動作を行うバス制御回路と、を備
えて構成されることにある。また、前記バス幅指定フラ
グ手段の初期化を、前記バス幅指定端子から与えられる
一定電圧に代えて前記ＣＰＵから行うことにより、前記
バス幅を選択するバスサイジング機能が、前記メモリ領
域を任意の領域数に分割して前記バス幅を制御する場合
または任意のアドレス空間を有する場合のいずれかに適
用される。
は、外部メモリに対するアクセス手段の一部として所定
のバス幅をもつアドレスおよびデータの時分割バスが接
続される外部バス端子群と、電源投入時に内部回路を初
期化するための初期化信号を入力する初期化端子と、前
記初期化後の通常動作時は任意の信号入出力の専用端子
であり、さらにこの端子に前記初期化信号が解除された
直後のみ初期状態のバス幅指定値に設定するための一定
電圧を与える少なくとも抵抗手段が電源電位または接地
電位に接続された入力端子となるバス幅指定端子と、前
記初期化信号に応答して内蔵のＣＰＵにより初期化され
かつ複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能な前記バス幅指定フラグ手段と、前記バス幅指定端
子の端子レベルを初期状態のバス幅指定情報として前記
初期化信号の解除タイミングに同期して取り込み保持す
るラッチ手段と、内部バス上のアドレス情報および前記
バス幅指定フラグ手段の設定値に応じて前記バス幅情報
を生成するバス幅判定回路と、前記初期化信号で初期化
されるとともに前記ＣＰＵによりアクティブ状態に設定
される書き換え可能なバス幅指定許可フラグ手段と、こ
のバス幅指定許可フラグ手段が初期状態の時には前記ラ
ッチ手段が出力する前記初期状態のバス幅指定情報を選
択出力し、前記バス幅指定許可フラグ手段が前記アクテ
ィブ状態に設定された時には前記バス幅判定回路の出力
信号であってバス幅初期化後の実行プログラムで設定さ
れたバス幅指定情報を選択出力するセレクト手段と、こ
のセレクト手段の出力情報と前記内部バス上の情報とに
応じて前記外部バス上のデータの入出力と前記外部メモ
リのリード、ライトの各タイミング制御用の制御信号群
を出力するための制御動作を行うバス制御回路と、を備
えて構成されることにある。また、前記バス幅指定フラ
グ手段の初期化を、前記バス幅指定端子から与えられる
一定電圧に代えて前記ＣＰＵから行うことにより、前記
バス幅を選択するバスサイジング機能が、前記メモリ領
域を任意の領域数に分割して前記バス幅を制御する場合
または任意のアドレス空間を有する場合のいずれかに適
用される。
【００４３】
【実施例】本発明の第１の実施例を、図面を参照して説
明する。
明する。
【００４４】図１は、本発明の第１の実施例であるマイ
クロコンピュータの端子構成と、バス幅の異なるメモリ
を接続する場合の構成とを示すブロック図である。
クロコンピュータの端子構成と、バス幅の異なるメモリ
を接続する場合の構成とを示すブロック図である。
【００４５】ＡＤ（７−０）２、ＡＤ（１５−８）３、
ＡＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７、ＲＳＴ９、
アドレスラッチ１２、ＲＯＭ１５、ＲＡＭ１６の構成と
動作は、従来例と同じなので説明を省略する。
ＡＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７、ＲＳＴ９、
アドレスラッチ１２、ＲＯＭ１５、ＲＡＭ１６の構成と
動作は、従来例と同じなので説明を省略する。
【００４６】本実施例のマイクロコンピュータ１ａは、
ＡＤ（７−０）２、ＡＤ（１５−８）３、ＡＳＴＢ端
子、ＲＤ５、ＬＷＲ端子、ＨＷＲ端子、ＲＳＴ９の他
に、初期状態におけるバス幅指定端子（以下ＢＷＤと称
する）８を有している。
ＡＤ（７−０）２、ＡＤ（１５−８）３、ＡＳＴＢ端
子、ＲＤ５、ＬＷＲ端子、ＨＷＲ端子、ＲＳＴ９の他
に、初期状態におけるバス幅指定端子（以下ＢＷＤと称
する）８を有している。
【００４７】ＢＷＤ８は、ＲＳＴ９に入力する初期化信
号を解除した直後のバス幅を指定する信号を入力する端
子であり、プルアップ抵抗を介して“１”レベルを入力
している。また、ＢＷＤ８は本実施例では入出力ポート
としての機能を兼用している。
号を解除した直後のバス幅を指定する信号を入力する端
子であり、プルアップ抵抗を介して“１”レベルを入力
している。また、ＢＷＤ８は本実施例では入出力ポート
としての機能を兼用している。
【００４８】デコーダ１３は、ＲＯＭ１５、ＲＡＭ１６
に選択信号を出力する。
に選択信号を出力する。
【００４９】図６に示した従来例ではデコーダ１３の出
力がＢＷ端子にも接続されていたが、本実施例では、デ
コーダ１３はＢＷＤ８には接続しない。
力がＢＷ端子にも接続されていたが、本実施例では、デ
コーダ１３はＢＷＤ８には接続しない。
【００５０】次に本発明のマイクロコンピューター１ａ
の動作を説明する。
の動作を説明する。
【００５１】ＲＳＴ９に入力する初期化信号が解除され
ると、マイクロコンピュータ１ａは、ＢＷＤ８の端子レ
ベルを読み込んで、バス幅を初期化する。
ると、マイクロコンピュータ１ａは、ＢＷＤ８の端子レ
ベルを読み込んで、バス幅を初期化する。
【００５２】初期化信号を解除した時のＢＷＤ８の端子
レベルが“０”場合には、ＡＤ（７−０）２、ＡＤ（１
５−８）３は、バス幅８ビット長となる。
レベルが“０”場合には、ＡＤ（７−０）２、ＡＤ（１
５−８）３は、バス幅８ビット長となる。
【００５３】本実施例では、プログラムを格納している
ＲＯＭ１５がバス幅１６ビット長なのでＢＷＤ８をプル
アップしている。
ＲＯＭ１５がバス幅１６ビット長なのでＢＷＤ８をプル
アップしている。
【００５４】バス幅を初期化した後マイクロコンピュー
タ１ａは、ＲＯＭ１５に格納しているプログラムを実行
する。プログラムには、バス幅を設定するためのプログ
ラムが含まれる。
タ１ａは、ＲＯＭ１５に格納しているプログラムを実行
する。プログラムには、バス幅を設定するためのプログ
ラムが含まれる。
【００５５】次に、本実施例のマイクロコンピュータ１
ａ内部の構成と動作を、図面を参照して説明する。
ａ内部の構成と動作を、図面を参照して説明する。
【００５６】図２は、本実施例のマイクロコンピュータ
１ａの内部の構成を示すブロック図である。
１ａの内部の構成を示すブロック図である。
【００５７】本実施例のマイクロコンピューター１ａ
は、ＣＰＵ２３と、内部バス２４、バス制御回路２５、
バス幅指定フラグ２６、バス幅判定回路２７を内蔵して
いる。
は、ＣＰＵ２３と、内部バス２４、バス制御回路２５、
バス幅指定フラグ２６、バス幅判定回路２７を内蔵して
いる。
【００５８】ＣＰＵ２３は内部バス２４を介してバス制
御回路２５、バス幅指定フログ２６、バス幅指定回路２
７に接続している。
御回路２５、バス幅指定フログ２６、バス幅指定回路２
７に接続している。
【００５９】バス制御回路２５は、外部のメモリへのア
クセス時に、内部バス２４とバス幅判定回路２７の状態
に応じて、ＡＤ（７−０）２、ＡＤ（１５−８）３、Ａ
ＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７のタイミング及
び入出力を制御する。
クセス時に、内部バス２４とバス幅判定回路２７の状態
に応じて、ＡＤ（７−０）２、ＡＤ（１５−８）３、Ａ
ＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７のタイミング及
び入出力を制御する。
【００６０】特にＡＤ（７−０）２、ＡＤ（１５−８）
３、ＬＷＲ６、ＨＷＲ７は、バス幅判定回路２７が出力
するバス幅情報に基づいた制御を行う。
３、ＬＷＲ６、ＨＷＲ７は、バス幅判定回路２７が出力
するバス幅情報に基づいた制御を行う。
【００６１】バス幅指定フラグ２６は、ＲＳＴ９の初期
化信号を解除した時のＢＷＤ８の端子レベルに応じてセ
ットとリセットをする書き換え可能なフラグで、バス幅
判定回路２７に各フラグの状態を出力する。
化信号を解除した時のＢＷＤ８の端子レベルに応じてセ
ットとリセットをする書き換え可能なフラグで、バス幅
判定回路２７に各フラグの状態を出力する。
【００６２】バス幅判定回路２７は、内部バス２４上の
アドレス情報とバス幅指定フラグ２６の状態に応じてバ
ス幅情報を生成し、バス制御回路２５に出力する。
アドレス情報とバス幅指定フラグ２６の状態に応じてバ
ス幅情報を生成し、バス制御回路２５に出力する。
【００６３】次に、内部動作を説明する。
【００６４】図３にバス幅指定フラグ２６（図３
（ａ））とメモリ空間のアドレス領域（図３（ｂ））と
の対応を示す。本実施例では、バス幅指定フラグ２６の
ビット０がＲＯＭ１５を配置しているアドレス領域（０
０００Ｈから７ＦＦＦＨ）に、ビット１がＲＡＭ１６を
配置しているアドレス領域（８０００ＨからＦＦＦＦ
Ｈ）にそれぞれ対応している。
（ａ））とメモリ空間のアドレス領域（図３（ｂ））と
の対応を示す。本実施例では、バス幅指定フラグ２６の
ビット０がＲＯＭ１５を配置しているアドレス領域（０
０００Ｈから７ＦＦＦＨ）に、ビット１がＲＡＭ１６を
配置しているアドレス領域（８０００ＨからＦＦＦＦ
Ｈ）にそれぞれ対応している。
【００６５】前述したように、従来のマイクロコンピュ
ータのバスサイジングではアクセスの度にバス幅を指定
する端子レベルを入力してやる必要があったが、本発明
では以下に述べるようにその度に指定する必要がない。
すなわち、ＲＳＴ９に入力する初期化信号の解除に同期
して、本実施例のマイクロコンピュータ１ａは、ＢＷＤ
８の端子レベルに応じてバス幅指定フラグ２６を初期化
する。初期化信号の解除時にＢＷＤ８の端子レベルが
“１”ならば、バス幅指定フラグ２６を１１Ｂに、端子
レベルが“０”ならば００Ｂに初期化する。
ータのバスサイジングではアクセスの度にバス幅を指定
する端子レベルを入力してやる必要があったが、本発明
では以下に述べるようにその度に指定する必要がない。
すなわち、ＲＳＴ９に入力する初期化信号の解除に同期
して、本実施例のマイクロコンピュータ１ａは、ＢＷＤ
８の端子レベルに応じてバス幅指定フラグ２６を初期化
する。初期化信号の解除時にＢＷＤ８の端子レベルが
“１”ならば、バス幅指定フラグ２６を１１Ｂに、端子
レベルが“０”ならば００Ｂに初期化する。
【００６６】バス幅指定ブラグ２６が“１”の場合に
は、対応する領域へのアクセス時にＡＤ（５−８）２、
ＡＤ（１５−８）３はバス幅１６ビット長となり、
“０”の場合には、８ビット長となる。
は、対応する領域へのアクセス時にＡＤ（５−８）２、
ＡＤ（１５−８）３はバス幅１６ビット長となり、
“０”の場合には、８ビット長となる。
【００６７】バス幅初期化後、マイクロコンピュータ１
ａは、ＡＤ（１５−８）３、ＡＤ（７−０）２に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ２６の設定命令が含まれており、ＣＰＵ２３
は内部バス２４を介して、ＲＡＭ１６を配置しているア
ドレス領域に対応したバス幅指定フラグ２６のビット１
に“０”を設定する。
ａは、ＡＤ（１５−８）３、ＡＤ（７−０）２に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ２６の設定命令が含まれており、ＣＰＵ２３
は内部バス２４を介して、ＲＡＭ１６を配置しているア
ドレス領域に対応したバス幅指定フラグ２６のビット１
に“０”を設定する。
【００６８】バス幅指定フラグ２６の設定命令実行後
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。
【００６９】マイクロコンピュータ１ａがＲＯＭ１５，
ＲＡＭ１６にアクセスする場合のタイミングチャートを
図４に示す。
ＲＡＭ１６にアクセスする場合のタイミングチャートを
図４に示す。
【００７０】ＲＯＭ１５，ＲＡＭ１６へのアクセスが発
生すると、ＣＵＰ２３はアクセスするアドレスを内部バ
ス２４に出力し、データを入出力する。
生すると、ＣＵＰ２３はアクセスするアドレスを内部バ
ス２４に出力し、データを入出力する。
【００７１】バス幅判定回路２７は、内部バス２４上の
アドレスとバス幅指定フラグ２６の各フラグの状態から
バス幅情報を生成し、バス制御回路２５に出力する。
アドレスとバス幅指定フラグ２６の各フラグの状態から
バス幅情報を生成し、バス制御回路２５に出力する。
【００７２】バス制御回路２５は、バス幅判定回路２７
のバス幅情報に応じてＡＤ（７−０）２、ＡＤ（１５−
８）３、ＡＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７のタ
イミング及び入出力を制御する。
のバス幅情報に応じてＡＤ（７−０）２、ＡＤ（１５−
８）３、ＡＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７のタ
イミング及び入出力を制御する。
【００７３】ＢＷＤ８の端子レベルは初期化信号の解除
時にのみ使用するので、初期化信号を解除した後は、ど
のような端子レベルであっても構わない。
時にのみ使用するので、初期化信号を解除した後は、ど
のような端子レベルであっても構わない。
【００７４】従って、ＢＷＤ８は初期化信号解除後、入
出力ポート等バス幅指定以外の機能を有する端子として
使用することが可能である。バス幅指定以外の機能はこ
こでは直接関係しないので図中では省略してある。
出力ポート等バス幅指定以外の機能を有する端子として
使用することが可能である。バス幅指定以外の機能はこ
こでは直接関係しないので図中では省略してある。
【００７５】また、外部メモリのアクセスに同期する必
要が無いので交流的な配慮の必要が無い。そのためシス
テムの構成が容易である。
要が無いので交流的な配慮の必要が無い。そのためシス
テムの構成が容易である。
【００７６】本実施例のマイクロコンピュータ１ａは、
初期状態のバス幅を指定する端子ＢＷＤ８を有している
が、初期状態のバス幅を８ビット長、又は１６ビット長
に固定して、ＢＷＤ８を内蔵しない構成も可能である。
初期状態のバス幅を指定する端子ＢＷＤ８を有している
が、初期状態のバス幅を８ビット長、又は１６ビット長
に固定して、ＢＷＤ８を内蔵しない構成も可能である。
【００７７】また、ＢＷＤ８がバス幅選択機能のみ有す
る構成とする場合にも、バスサイジング機能の実現には
なんら支障が無い。
る構成とする場合にも、バスサイジング機能の実現には
なんら支障が無い。
【００７８】また、本実施例では、アドレスとデータの
時分割バスを例として挙げているが、アドレスバスとデ
ータバスを分離した場合、データを時分割で入出力する
場合にも本発明が有効なのは、言うまでも無い。
時分割バスを例として挙げているが、アドレスバスとデ
ータバスを分離した場合、データを時分割で入出力する
場合にも本発明が有効なのは、言うまでも無い。
【００７９】次に本発明の第２の実施例を、図を参照し
て説明する。
て説明する。
【００８０】図５は、本実施例のマイクロコンピュータ
１ｂの内部の構成を示すブロク図である。
１ｂの内部の構成を示すブロク図である。
【００８１】第２の実施例の第１の実施例との主な相違
点は、ＢＷＤ８がバス幅指定フラグ２６の初期値を決め
るのではなく、ＢＷＤラッチ３２とセレクタ３１を介し
てバス制御回路２５を制御してバス幅の初期状態を決め
る点、及びバス幅指定フラグ２６の有効か無効かを制御
するフラグを有する点である。
点は、ＢＷＤ８がバス幅指定フラグ２６の初期値を決め
るのではなく、ＢＷＤラッチ３２とセレクタ３１を介し
てバス制御回路２５を制御してバス幅の初期状態を決め
る点、及びバス幅指定フラグ２６の有効か無効かを制御
するフラグを有する点である。
【００８２】本実施例のマイクロコンピュータ１ｂの端
子構成、外部のメモリ接続の構成、及びメモリアクセス
時の動作は第１の実施例とまったく同じなので説明を省
略する。
子構成、外部のメモリ接続の構成、及びメモリアクセス
時の動作は第１の実施例とまったく同じなので説明を省
略する。
【００８３】次にまず、本実施例のマイクロコンピュー
タ内部の構成を説明する。本実施例のマイクロコンピュ
ータ１ｂは、ＣＵＰ２３、内部バス２４、バス制御回路
２５、バス幅判定回路２７、バス幅指定フラグ２９、バ
ス幅指定許可フラグ３０、セレクタ３１、ＢＷＤラッチ
３２を内蔵している。 ＣＰＵ２３、内部バス２４、バ
ス制御回路２５、バス幅判定回路２７の構成は第１の実
施例と同様なので説明を省略する。
タ内部の構成を説明する。本実施例のマイクロコンピュ
ータ１ｂは、ＣＵＰ２３、内部バス２４、バス制御回路
２５、バス幅判定回路２７、バス幅指定フラグ２９、バ
ス幅指定許可フラグ３０、セレクタ３１、ＢＷＤラッチ
３２を内蔵している。 ＣＰＵ２３、内部バス２４、バ
ス制御回路２５、バス幅判定回路２７の構成は第１の実
施例と同様なので説明を省略する。
【００８４】バス幅指定フラグ２９は書き換え可能なフ
ラグで、バス幅指定回路２７に各フラグの状態を出力す
る。
ラグで、バス幅指定回路２７に各フラグの状態を出力す
る。
【００８５】バス幅指定許可フラグ３０は書き換え可能
なフラグで、セレクタ３１を制御し、ＲＳＴ端子９に入
力する初期化信号で初期化される。
なフラグで、セレクタ３１を制御し、ＲＳＴ端子９に入
力する初期化信号で初期化される。
【００８６】セレクタ３１は、バス幅判定回路２７が出
力するバス幅指定情報と、ＢＷＤラッチ３２が出力する
バス幅指定情報のいずれかを、バス幅指定許可フラグ３
０の状態に応じて選択し、バス制御回路２５に出力す
る。
力するバス幅指定情報と、ＢＷＤラッチ３２が出力する
バス幅指定情報のいずれかを、バス幅指定許可フラグ３
０の状態に応じて選択し、バス制御回路２５に出力す
る。
【００８７】ＢＷＤラッチ３２は、ＢＷＤ８の端子レベ
ルをＲＳＴ９に入力する初期化信号の解除時に取り込ん
で保持し、セレクタ３１に出力する。
ルをＲＳＴ９に入力する初期化信号の解除時に取り込ん
で保持し、セレクタ３１に出力する。
【００８８】次に、内部動作を説明する。
【００８９】ＲＳＴ９に入力する初期化信号の解除に同
期して、本実施例のマイクロコンピュータ１ｂは、バス
幅指定許可フラグ３０を初期化するとともに、ＢＷＤ８
の端子レベルをＢＷＤラッチ３２に取り込む。
期して、本実施例のマイクロコンピュータ１ｂは、バス
幅指定許可フラグ３０を初期化するとともに、ＢＷＤ８
の端子レベルをＢＷＤラッチ３２に取り込む。
【００９０】その結果セレクタ３１がバス制御回路２５
にＢＷＤ８の端子レベルをバス幅情報として出力するの
で、バス制御回路２５は、ＡＤ（１５−８）３、ＡＤ
（７−０）２をＢＷＤ８で指定したバス幅となるよう制
御する。本実施例においても第１の実施例と同様に、Ｂ
ＷＤ８をプルアップしておけば、初期状態としてバス幅
が１６ビット長となる。
にＢＷＤ８の端子レベルをバス幅情報として出力するの
で、バス制御回路２５は、ＡＤ（１５−８）３、ＡＤ
（７−０）２をＢＷＤ８で指定したバス幅となるよう制
御する。本実施例においても第１の実施例と同様に、Ｂ
ＷＤ８をプルアップしておけば、初期状態としてバス幅
が１６ビット長となる。
【００９１】バス幅初期化後、マイクロコンピュータ１
ｂは、ＡＤ（１５−８）３、ＡＤ（７−０）２に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ２９の設定命令とバス幅指定とバス幅指定許
可フラグ３０の設定命令とが含まれている。
ｂは、ＡＤ（１５−８）３、ＡＤ（７−０）２に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ２９の設定命令とバス幅指定とバス幅指定許
可フラグ３０の設定命令とが含まれている。
【００９２】バス幅指定許可フラグ３０を“１”にする
と、バス制御回路２５は、バス幅指定回路２７が内部バ
ス２４上のアドレスとバス幅指定フラグ２９の状態とに
応じて出力するバス幅指定情報に従って、バス幅を制御
する。
と、バス制御回路２５は、バス幅指定回路２７が内部バ
ス２４上のアドレスとバス幅指定フラグ２９の状態とに
応じて出力するバス幅指定情報に従って、バス幅を制御
する。
【００９３】従って、ＣＰＵ２３はまずバス幅指定フラ
グ２９を設定し、次にバス幅指定許可フラグ３０を
“１”に設定する。
グ２９を設定し、次にバス幅指定許可フラグ３０を
“１”に設定する。
【００９４】バス幅指定フラグ２９の状態とバス幅の関
係は、バス幅指定フラグ２９がＢＷＤ８の状態に応じて
初期化されない点を除けば、第１の実施例と同様であ
る。
係は、バス幅指定フラグ２９がＢＷＤ８の状態に応じて
初期化されない点を除けば、第１の実施例と同様であ
る。
【００９５】バス幅指定許可フラグ３０の設定命令実行
後は、プログラムによって任意のアドレス領域をアクセ
スすることが可能になる。
後は、プログラムによって任意のアドレス領域をアクセ
スすることが可能になる。
【００９６】バス幅指定許可グラフ３０の設定後の、マ
イクロコンピュータ１ｂによるＲＯＭ１５，ＲＡＭ１６
へのアクセスは、第１の実施例と同様である。
イクロコンピュータ１ｂによるＲＯＭ１５，ＲＡＭ１６
へのアクセスは、第１の実施例と同様である。
【００９７】本実施例に於いてもＢＷＤ８の端子レベル
は初期化信号の解除時にのみ使用するので、初期化信号
を解除した後は、どの様な端子レベルであっても構わな
い。外部メモリのアクセスに同期する必要が無いので、
タイミング設計が容易である。
は初期化信号の解除時にのみ使用するので、初期化信号
を解除した後は、どの様な端子レベルであっても構わな
い。外部メモリのアクセスに同期する必要が無いので、
タイミング設計が容易である。
【００９８】また、本実施例では第１の実施例と異なり
バス幅指定フラグ２９を初期化する必要が無いので、バ
ス幅指定フラグ２９の構成を単純にすることができる。
バス幅指定フラグ２９を初期化する必要が無いので、バ
ス幅指定フラグ２９の構成を単純にすることができる。
【００９９】
【発明の効果】本発明のマイクロコンピュータは、メモ
リの複数の領域に対してそれぞれバス幅を定めるバス幅
指定フラグと、初期化信号の解除時にバス幅の初期化状
態を指定する端子を備えることにより、バス幅の異なる
メモリを接続する応用において、バス幅指定端子は初期
化信号を解除した直後のみバス幅指定の端子として使用
し、初期化後の通常動作時にはバス幅指定以外の他の信
号の入出力端子として専用となる。つまり、初期化解除
直後はバス幅指定端子として機能し、通常動作時は入出
力ポート等の端子として機能するように使い分けを可能
にしている。
リの複数の領域に対してそれぞれバス幅を定めるバス幅
指定フラグと、初期化信号の解除時にバス幅の初期化状
態を指定する端子を備えることにより、バス幅の異なる
メモリを接続する応用において、バス幅指定端子は初期
化信号を解除した直後のみバス幅指定の端子として使用
し、初期化後の通常動作時にはバス幅指定以外の他の信
号の入出力端子として専用となる。つまり、初期化解除
直後はバス幅指定端子として機能し、通常動作時は入出
力ポート等の端子として機能するように使い分けを可能
にしている。
【０１００】これは、低価格の実現のために少ない端子
数で多くの機能端子を実現している産業用、民生用のシ
ングルチップ・マイクロコンピュータに於いて特に有効
である。
数で多くの機能端子を実現している産業用、民生用のシ
ングルチップ・マイクロコンピュータに於いて特に有効
である。
【０１０１】また、専用のバス幅指定端子を必要としな
いことで、バスサイジング機能を内蔵しないマイクロコ
ンピュータとのピン互換性を保持したまま、バスサイジ
ング機能を内蔵することが出来るという効果を有してい
る。
いことで、バスサイジング機能を内蔵しないマイクロコ
ンピュータとのピン互換性を保持したまま、バスサイジ
ング機能を内蔵することが出来るという効果を有してい
る。
【０１０２】即ち応用装置に於いて、バスサイジング機
能を内蔵しないマイクロコンピュータを本発明を用いた
マイクロコンピュータに置き換える場合に、ピン互換性
が保たれているので、従来の設計資産を効果的に使用
し、容易に応用装置の性能向上を図ることが可能とな
る。
能を内蔵しないマイクロコンピュータを本発明を用いた
マイクロコンピュータに置き換える場合に、ピン互換性
が保たれているので、従来の設計資産を効果的に使用
し、容易に応用装置の性能向上を図ることが可能とな
る。
【０１０３】さらに、８ビット長，１６ビット長，３２
ビット長のように３種類以上のバス幅のメモリを接続可
能なマイクロコンピュータにおいては、従来の構成で
は、２本以上のバス幅指定端子を専用に設ける必要が有
ったのに対し、本発明では、バス幅の初期状態を指定す
る端子を２本以上設け、バス幅指定フラグを１領域当た
り２ビット以上設けることにより、バス幅の初期状態指
定端子を他の機能端子として使用可能になり、２本以上
端子を追加したのと同様の効果を得ることができる。
ビット長のように３種類以上のバス幅のメモリを接続可
能なマイクロコンピュータにおいては、従来の構成で
は、２本以上のバス幅指定端子を専用に設ける必要が有
ったのに対し、本発明では、バス幅の初期状態を指定す
る端子を２本以上設け、バス幅指定フラグを１領域当た
り２ビット以上設けることにより、バス幅の初期状態指
定端子を他の機能端子として使用可能になり、２本以上
端子を追加したのと同様の効果を得ることができる。
【０１０４】また、バス幅指定端子に対して、外部回路
のタイミング設計時に遅延時間を考慮する必要が無いた
め、アドレスラッチ、デコーダの設計の自由度が増すと
いう副次的な効果も有する。
のタイミング設計時に遅延時間を考慮する必要が無いた
め、アドレスラッチ、デコーダの設計の自由度が増すと
いう副次的な効果も有する。
【０１０５】また、第２の実施例では、バス幅指定フラ
グをバス幅設定端子を介して初期化する必要が無いの
で、バス幅指定フラグの構成を単純にすることができ
る。従って、メモリをより細かい領域に分割してバス幅
を制御する必要が有る場合や、広いアドレス空間を有す
る場合に、容易にマイクロコンピュータを構成できると
いう効果が有り、回路の増加を最小限に抑えることがで
きるという効果を有する。
グをバス幅設定端子を介して初期化する必要が無いの
で、バス幅指定フラグの構成を単純にすることができ
る。従って、メモリをより細かい領域に分割してバス幅
を制御する必要が有る場合や、広いアドレス空間を有す
る場合に、容易にマイクロコンピュータを構成できると
いう効果が有り、回路の増加を最小限に抑えることがで
きるという効果を有する。
【図１】本発明の第１の実施例におけるマイクロコンピ
ュータの端子構成とメモリ接続を示すブロック図であ
る。
ュータの端子構成とメモリ接続を示すブロック図であ
る。
【図２】第１の実施例におけるマイクロコンピュータの
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図３】第１の実施例におけるマイクロコンピュータの
バス幅指定フラグの設定とメモリ領域の対応図である。
バス幅指定フラグの設定とメモリ領域の対応図である。
【図４】第１の実施例におけるマイクロコンピュータの
メモリアクセス時のタイミングチャートである。
メモリアクセス時のタイミングチャートである。
【図５】第２の実施例におけるマイクロコンピュータの
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図６】従来例におけるマイクロコンピュータの端子構
成とメモリ接続を示すブロック図である。
成とメモリ接続を示すブロック図である。
【図７】従来例におけるマイクロコンピュータのバス幅
指定情報の設定図である。
指定情報の設定図である。
【図８】従来例におけるマイクロコンピュータのメモリ
アクセス時のタイミングチャートである。
アクセス時のタイミングチャートである。
【符号の説明】 １ａ，１ｂ，１ｃ マイクロコンピュータ ２ アドレスバスＡＤ（７〜０）端子 ３ アドレスバスＡＤ（１５〜８）端子 ４ アドレス・ラッチ・タイミング信号ＡＳＴＢ ５ リード信号ＲＤ ６ 偶数番地へのライト信号ＬＷＲ ７ 奇数番地へのライト信号ＨＷＲ ８ バス幅指定端子ＢＷＤ ９ 初期化端子 １０ 下位バス １１ 上位バス １２ アドレスラッチ １３ デコーダ １４ プルアップ抵抗 １５ ＲＯＭ １６ ＲＡＭ ２３ ＣＰＵ ２４ 内部バス ２５ バス制御回路 ２６ バス幅指定フラグ ２７ バス幅指定回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/16,13/28 G06F 13/36,13/38
Claims (8)
- 【請求項１】 外部メモリに対するアクセス手段の一部
として所定のバス幅をもつアドレスおよびデータの時分
割バスが接続される外部バス端子群と、電源投入時に内
部回路を初期化するための初期化信号を入力する初期化
端子と、複数の領域に分割された前記外部メモリの各ア
ドレス空間の領域に対応した前記バス幅を指定する書き
換え可能なバス幅指定フラグ手段と、アクセスしようと
する前記外部メモリのアドレスおよび前記バス幅指定フ
ラグ手段で生成したバス幅情報の状態に応じて前記外部
メモリのリード、ライトのタイミングを制御するバス幅
選択制御手段と、前記初期化後の通常動作時は任意の信
号入出力の専用端子であり、さらにこの端子に前記初期
化信号が解除された直後のみ前記バス幅指定フラグ手段
を初期状態のバス幅指定値に設定するための一定電圧を
与える少なくとも抵抗手段が電源電位または接地電位に
接続された入力端子となるバス幅指定端子と、を備える
ことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記バス幅指定フラグ手段は、前記初期
化信号を解除した直後に前記バス幅指定端子に与えられ
る２値論理レベルのうちの一方レベルに応じてセットさ
れ他方レベルに応じてリセットされる書き換え可能なフ
ラグであり、前記バス幅選択制御手段は、内部バス上の
アドレス情報および前記バス幅指定フラグ手段の設定値
に応じて前記バス幅情報を生成するバス幅判定回路と、
このバス幅判定回路の出力情報と前記内部バス上の情報
とに応じて前記外部バス上のデータの入出力と前記外部
メモリのリード、ライトのタイミングを制御する制御信
号群を出力するための制御動作を行うバス制御回路と、
からなる請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記通常動作時は任意の信号入出力の専
用端子であり、前記初期化信号が解除された直後のみ前
記バス幅指定フラグを初期状態のバス幅指定値に初期化
するための前記バス幅指定端子を有することにより、前
記バス幅を選択するバスサイジング機能を内蔵しないマ
イクロコンピュータとのピン互換性を保持する請求項１
記載のマイクロコンピュータ。 - 【請求項４】 所定のバス幅をもつアドレスおよびデー
タの時分割バスをアドレスバスとデータバスとにそれぞ
れ分離して構成するとき、データを入出力する外部バス
端子は前記データを時分割で入出力するデータ時分割バ
ス端子とする請求項１記載のマイクロコンピュータ。 - 【請求項５】 少なくとも３種類以上の前記バス幅をも
つ前記外部メモリを接続することができ、かつ前記バス
幅指定端子を２本以上設け、さらに複数の前記バス幅指
定フラグ手段を前記外部メモリ領域の１領域当たり２ビ
ット以上設けるとともに複数の前記バス幅指定端子を他
の機能端子として使用する請求項１記載のマイクロコン
ピュータ。 - 【請求項６】 前記バス幅指定端子から前記バス幅指定
フラグに設定される前記初期状態のバス幅設定情報は、
前記外部メモリのアクセスタイミングとは非同期である
請求項１記載のマイクロコンピュータ。 - 【請求項７】 外部メモリに対するアクセス手段の一部
として所定のバス幅をもつアドレスおよびデータの時分
割バスが接続される外部バス端子群と、電源投入時に内
部回路を初期化するための初期化信号を入力する初期化
端子と、前記初期化後の通常動作時は任意の信号入出力
の専用端子であり、さらにこの端子に前記初期化信号が
解除された直後のみ初期状態のバス幅指定値に設定する
ための一定電圧を与える少なくとも抵抗手段が電源電位
または接地電位に接続された入力端子となるバス幅指定
端子と、前記初期化信号に応答して内蔵のＣＰＵにより
初期化されかつ複数の領域に分割された前記外部メモリ
の各アドレス空間の領域に対応した前記バス幅を指定す
る書き換え可能な前記バス幅指定フラグ手段と、前記バ
ス幅指定端子の端子レベルを初期状態のバス幅指定情報
として前記初期化信号の解除タイミングに同期して取り
込み保持するラッチ手段と、内部バス上のアドレス情報
および前記バス幅指定フラグ手段の設定値に応じて前記
バス幅情報を生成するバス幅判定回路と、前記初期化信
号で初期化されるとともに前記ＣＰＵによりアクティブ
状態に設定される書き換え可能なバス幅指定許可フラグ
手段と、このバス幅指定許可フラグ手段が初期状態の時
には前記ラッチ手段が出力する前記初期状態のバス幅指
定情報を選択出力し、前記バス幅指定許可フラグ手段が
前記アクティブ状態に設定された時には前記バス幅判定
回路の出力信号であってバス幅初期化後の実行プログラ
ムで設定されたバス幅指定情報を選択出力するセレクト
手段と、このセレクト手段の出力情報と前記内部バス上
の情報とに応じて前記外部バス上のデータの入出力と前
記外部メモリのリード、ライトの各タイミング制御用の
制御信号群を出力するための制御動作を行うバス制御回
路と、を備えて構成されることを特徴とするマイクロコ
ンピュータ。 - 【請求項８】 前記バス幅指定フラグ手段の初期化を、
前記バス幅指定端子から与えられる一定電圧に代えて前
記ＣＰＵから行うことにより、前記バス幅を選択するバ
スサイジング機能が、前記メモリ領域を任意の領域数に
分割して前記バス幅を制御する場合または任意のアドレ
ス空間を有する場合のいずれかに適用される請求項７記
載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23578292A JP3182906B2 (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23578292A JP3182906B2 (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683765A JPH0683765A (ja) | 1994-03-25 |
| JP3182906B2 true JP3182906B2 (ja) | 2001-07-03 |
Family
ID=16991168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23578292A Expired - Fee Related JP3182906B2 (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182906B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101935605B1 (ko) * | 2018-08-01 | 2019-01-04 | (주)이지기술 | Ict 스마트팜 작물 재배 자동화 시스템 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6738587B2 (ja) * | 2016-12-07 | 2020-08-12 | 株式会社平和 | 遊技機 |
| JP6823756B2 (ja) * | 2020-10-19 | 2021-02-03 | 株式会社平和 | 遊技機 |
-
1992
- 1992-09-03 JP JP23578292A patent/JP3182906B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101935605B1 (ko) * | 2018-08-01 | 2019-01-04 | (주)이지기술 | Ict 스마트팜 작물 재배 자동화 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683765A (ja) | 1994-03-25 |
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