JPH0683765A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】バスサイジング機能に使用するバス幅指定端子
を他の機能に使用する端子と兼用可能にし、しかもタイ
ミング設計が容易なバスサイジング機能を内蔵したマイ
クロコンピュータを提供する。 【構成】ＲＳＴ９の初期化信号の解除後、マイクロコン
ピュータ１ａはバス指定フラグ２６の設定命令を含むＡ
Ｄ２，ＡＤ３に入力するプログラムを実行し、ＣＰＵ２
３はＲＡＭ１６のアドレス領域に対応するバス幅指定フ
ラグ２６のビットを指定してバス幅を８又は１６ビット
に設定し、ＲＯＭ１５，ＲＡＭ１６へのアクセスが発生
するとアクセスするアドレスを内部バス２４に出力す
る。バス幅判定回路２７はバス上のアドレスとバス幅指
定フログ２６のフラグの状態からバス情報を生成してバ
ス制御回路２５に出力する。バス制御回路２５はバス情
報に応じてＡＤ２，ＡＤ３，ＡＳＴＢ４，ＲＤ５，ＬＷ
Ｒ６，ＨＷＲ７のタイミングと入出力を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部にメモリを接続可
能なマイクロコンピュータに関し、特に外部のメモリに
アクセスするためのデータバス端子の語長（以下バス幅
と称する）を選択する手段（以下、バスサイジング機能
と称する）を有するマイクロコンピュータの構成に関す
る。

【０００２】

【従来の技術】マイクロコンピュータの高速化の手法と
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われる。例えはバス幅を８ビット長から
１６ビット長に変更することで、最高２倍のバス性能を
引出すことが可能である。

【０００３】しかし、バス幅を増やせば、バスを制御す
る為の部品点数の増大、配線パターンの増加を招き、シ
ステムコストが高くなる。しかもバス幅の大きなメモリ
は価格が高く、入手も困難である。そのため、性能の高
いシステムでは大きなバス幅を選択し、価格の安いシス
テムでは小さなバス幅を選択できるよう、バスサイジン
グ機能を内蔵してマイクロコンピュータが各社から提供
されている。

【０００４】この様なバスサイジング機能を内蔵した製
品の一例を、図を用いて説明する。

【０００５】図６は、従来のバスサイジング機能を有す
るマイクロコンピュータの、外部メモリのアクセスに関
わる構成を示すとともに、従来例のマイクロコンピュー
タにバス幅１６ビット長のＲＯＭとバス幅８ビット長の
ＲＡＭとを接続する場合の構成を示すブロック図であ
る。

【０００６】従来例のマイクロコンピューター１ｃは、
８ビット長の下位アドレスとデータの時分割バス端子
（以下、ＡＤ（７−０）と称する）２と、８ビット長の
上位アドレスとデータの時分割バス端子（以下、ＡＤ
（１５−８）と称する）３と、アドレス・ラッチ・タイ
ミング信号端子（以下、ＡＳＴＢと称する）４と、リー
ド信号端子（以下、ＲＤと称する）５と、偶数番地への
ライト信号端子（以下、ＬＷＲと称する）６と、奇数番
地へのライト信号端子（以下、ＨＷＲと称す）７と、バ
ス幅指定端子（以下、ＢＷと称する）１７と、初期化端
子（以下、ＲＳＴと称する）９とを有している。

【０００７】ＡＤ（７−０）２は、ＲＯＭ１５、ＲＡＭ
１６にアクセスする場合に、アクセスするアドレスの下
位８ビットを出力し、偶数アドレスへのアクセス時に８
ビットデータを入出力する端子で、下位バス１０を介し
てＲＯＭ１５、ＲＡＭ１６に接続している。但し、バス
幅が８ビット長の場合には、奇数アドレスアクセス時、
偶数アドレスアクセス時とも、ＡＤ（７−０）２がデー
タを入出力する。

【０００８】ＡＤ（１５−８）３は、アドレスの上位８
ビットを出力し、奇数番地の８ビットデータを入出力す
る端子で、上位バス１１を介してＲＯＭ１５に接続して
いる。但しバス幅が８ビットの場合にはＡＤ（１５−
８）３は上位アドレスの出力のみを行う。

【０００９】ＡＳＴＢ４は、ＡＤ（７−０）２とＡＤ
（１５−８）３とが出力するアドレスを取り込むタイミ
ングを示す端子で、アドレスラッチ１２に接続してい
る。

【００１０】ＲＤ５は、メモリからのデータ出力タイミ
ングを示す端子で、ＲＯＭ１５とＲＡＭ１６とに接続し
ている。

【００１１】ＬＷＲ６、ＨＷＲ７は、それぞれメモリの
偶数アドレスと奇数アドレスへのデータの書き込みタイ
ミングを示す端子である。但しバス幅が８ビットの場合
には、奇数アドレスへの書き込み時、偶数アドレスへの
書き込み時とも、ＬＷＲ６が書き込みタイミングを示
す。

【００１２】ＬＷＲ６は、ＲＡＭ１６に接続している。
ＲＡＭ１６のバス幅が８ビットの為、ＨＷＲ７は、何に
も接続しない。

【００１３】ＢＷ１７は、アクセスするメモリのバス幅
が１６ビット長か８ビット長かを選択する端子で、ＢＷ
１７の端子レベルによりＡＤ（７−０）２、ＡＤ（１５
−８）３、ＬＷＲ６、ＨＷＲ７はバス幅に対応した動作
を行う。ＢＷ１７には、デーコーダ１３が生成する選択
信号を入力している。

【００１４】ＲＳＴ９は、マイクロコンピュータ１ｃの
初期化信号を入力する端子である。

【００１５】アドレスラッチ１２は、ＡＤ（７−０）
２、ＡＤ（１５−８）３上のアドレスをＡＳＴＢ４のタ
イミングにしたがって取り込み、ＲＯＭ１５、ＲＡＭ１
６に出力する。

【００１６】デコーダ１３は、ＲＯＭ１５とＲＡＭ１６
のいずれかを選択するアドレスデコーダで、ＲＯＭ１
５、ＲＡＭ１６に選択信号を出力すると共に、ＢＷ１７
にバス幅指定の為に選択信号を出力する。

【００１７】ＲＯＭ１５はバス幅１６ビット長のＲＯ
Ｍ、ＲＡＭ１６はバス幅８ビット長のＲＡＭである。

【００１８】次に従来例の動作を説明する。

【００１９】ＲＳＴ９に入力する初期化信号を解除する
と、従来のマイクロコンピュータ１ｃは、ＲＯＭ１５に
格納したプログラムを実行する前に、ＲＯＭ１５の１０
０Ｈ番地に予め格納しているバス幅指定情報をＢＷ１７
から取り込んで、バス幅を初期化する。

【００２０】図７はＲＯＭ１５の１００番地に格納する
情報の一例である。

【００２１】バス幅指定情報図７（ａ）が００Ｂ（Ｂｉ
ｎａｒｙ ｃｏｄｅ）の状態ではバス幅は８ビット長固
定、０１Ｂでは１６ビット長固定、１０ＢではＢＷ１７
が“０”のときに８ビット長、“１”のときに１６ビッ
ト長とダイナミックにバス幅を変更する。

【００２２】本実施例では、バス幅１６ビット長のＲＯ
Ｍ１５と、バス幅８ビット長のＲＡＭ１６とを接続して
いるため、１０Ｂを予め格納しておく。

【００２３】バス幅の初期化後、マイクロコンピュータ
１ｃは、ＲＯＭ１５に格納しているプログラム図７
（ｂ）を実行する。

【００２４】プログラムの実行に伴いマイクロコンピュ
ーター１ｃは、ＲＯＭ１５にＲＡＭ１６に対してプログ
ラムの読み出し、データの読み出し、書き込みのための
アクセスを行う。

【００２５】ＲＯＭ１５，ＲＡＭ１６に対するアクセス
動作を、図８に示すタイミングチャートを用いて説明す
る。

【００２６】ＲＯＭ１５又はＲＡＭ１６に対するアクセ
ス時には、まずＡＤ（１５−８）３、ＡＤ（７−０）２
にアクセスアドレスを出力してＡＳＴＢ４を出力する。

【００２７】アドレスラッチ１２はこの時のアドレスを
取り込んで保持し、デコーダ１３、ＲＯＭ１５、ＲＡＭ
１６に供給する。

【００２８】デコーダ１３は、ＲＯＭ１５へのアクセス
か否かを判定し、ＲＯＭ１５へのアクセスならばＢＷ１
７端子に“１”をそうでなければ“０”を出力するとと
もに、ＲＯＭ１５，ＲＡＭ１６のチップセレクトを行
う。

【００２９】図６のＲＯＭ１５およびＲＡＭ１６のＣＳ
端子がチップセレクト端子であり、ＲＯＭ１５とＲＡＭ
１６では正転、反転の関係にある。

【００３０】ＲＯＭ１５へのアクセス時には、ＢＷ１７
から“１”を入力するのでバス幅は１６ビット長とな
り、ＡＤ（１５−８）３、ＡＤ（７−０）２共にアドレ
スとデータを時分割で入出力しアクセスを完了する。

【００３１】ＲＡＭ１６へのアクセス時には、ＢＷ１７
から“０”を入力するのでバス幅は８ビット長となり、
ＡＤ（１５−８）３はアドレスを出力し続け、ＡＤ（７
−０）２はアドレスとデータを時分割で入出力しアクセ
スを完了する。

【００３２】また、マイクロコンピュータ１ｃは、アク
セスが読み出し（リード）か書き込み（ライト）かによ
り、ＲＤ５、ＬＷＲ６のいずれかを出力する。

【００３３】このような従来のマイクロコンピュータ１
ｃにおいては、バス幅の異なるメモリを接続する場合に
バス幅指定端子ＢＷ１７が必ず専用の端子として確保さ
れる必要があった。

【００３４】また、ＢＷ１７端子の状態により、ＡＤ
（１５−８）３、ＡＤ（７−０）２、ＬＷＲ６の動作が
変化するので、アドレス出力タイミングの期間中に端子
レベルを決定し、マイクロコンピュータ１ｃ内でバス幅
の切り換えを完了する必要が有り、タイミング設計時の
配慮を必要とした。

【００３５】

【発明が解決しようとする課題】従来のバスサイジング
機能を有すマイクロコンピュータでは、上述したように
異なるバス幅を持つメモリを接続する場合には、必ず専
用のバス幅指定端子が必要であった。この時バス幅指定
端子には、アクセスの度にバス幅を指定する端子レベル
を入力してやる必要が有るため、他の機能端子として使
用することができず、バスサイジング機能を持たない製
品を較べて使用可能な端子が減少してしまうという欠点
が有った。

【００３６】またバス幅指定端子は、遅くともアドレス
とデータの時分割バスがアドレス出力を中断し、ライト
信号を出力するタイミングまでに端子レベルを決定し、
マイクロコンピュータ内でバス幅の切り換えを完了する
必要が有るので、アドレスラッチ、アドレスデコーダ等
の外部回路はタイミング設計時に遅延時間などを配慮し
て設計する必要があった。

【００３７】本発明の目的は、上述の欠点を除去するこ
とにより、バスサイジング機能に使用するバス幅指定端
子を他の機能端子と兼用可能にし、更にタイミング設計
が容易なバスサイジング機能を備えたマイクロコンピュ
ータを提供することにある。

【００３８】

【課題を解決するための手段】本発明の特徴は、外部メ
モリに対するアクセス手段の一部としてデータバス端子
と、初期化信号を入力する初期化端子とを備えたマイク
ロコンピュータにおいて、前記メモリを配置するアドレ
ス空間を複数の領域に分割し、それぞれの領域に対して
前記データバス端子上の語長を定める複数のフラグと、
アクセスしようとする前記メモリのアドレス及び前記複
数のフラグの状態に応じて前記データバス端子上の語長
を選択する手段とを含んで構成したことにある。

【００３９】また、初期状態における前記データバス端
子上の前記語長を選択するための信号入力端子を備える
ことができる。

【００４０】さらに、前記語長を選択するための信号の
入力レベルに応じて前記複数のフラグの一部又は全てを
初期化することもできる。

【００４１】また、前記信号入力端子は前記語長を選択
するための信号以外の信号の入出力端子として兼用でき
る。

【００４２】さらにまた、アドレスバスとデータバスを
分離して構成するとき、前記データバス端子がデータを
時分割で入出力するデータ時分割バス端子とすることが
できる。

【００４３】

【実施例】本発明の第１の実施例を、図面を参照して説
明する。

【００４４】図１は、本発明の第１の実施例であるマイ
クロコンピュータの端子構成と、バス幅の異なるメモリ
を接続する場合の構成とを示すブロック図である。

【００４５】ＡＤ（７−０）２、ＡＤ（１５−８）３、
ＡＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７、ＲＳＴ９、
アドレスラッチ１２、ＲＯＭ１５、ＲＡＭ１６の構成と
動作は、従来例と同じなので説明を省略する。

【００４６】本実施例のマイクロコンリュータ１ａは、
ＡＤ（７−０）２、ＡＤ（１５−８）３、ＡＳＴＢ４、
ＲＤ５、ＬＷＲ６、ＨＷＲ７、ＲＳＴ９の他に、初期状
態におけるバス幅指定端子（以下ＢＷＤと称する）８を
有している。

【００４７】ＢＷＤ８は、ＲＳＴ９に入力する初期化信
号を解除した直後のバス幅を指定する信号を入力する端
子であり、プルアップ抵抗を介して“１”レベルを入力
している。また、ＢＷＤ８は本実施例では入出力ポート
としての機能を兼用している。

【００４８】デコーダ１３は、ＲＯＭ１５、ＲＡＭ１６
に選択信号を出力する。

【００４９】本実施例ではＢＷＤ８には接続しない。

【００５０】次に本発明のマイクロコンピューター１ａ
の動作を説明する。

【００５１】ＲＳＴ９に入力する初期化信号が解除され
ると、マイクロコンピュータ１ａは、ＢＷＤ８の端子レ
ベルを読み込んで、バス幅を初期化する。

【００５２】初期化信号を解除した時のＢＷＤ８の端子
レベルが“０”場合には、ＡＤ（７−０）２、ＡＤ（１
５−８）３は、バス幅８ビット長となる。

【００５３】本実施例では、プログラムを格納している
ＲＯＭ１５がバス幅１６ビット長なのでＢＷＤ８をプル
アップしている。

【００５４】バス幅を初期化した後マイクロコンピュー
タ１ａは、ＲＯＭ１５に格納しているプログラムを実行
する。プログラムには、バス幅を設定するためのプログ
ラムが含まれる。

【００５５】次に、本実施例のマイクロコンピュータ１
ａ内部の構成と動作を、図面を参照して説明する。

【００５６】図２は、本実施例のマイクロコンピュータ
１ａの内部の構成を示すブロック図である。

【００５７】本実施例のマイクロコンピューター１ａ
は、ＣＰＵ２３と、内部バス２４、バス制御回路２５、
バス幅指定フラグ２６、バス幅判定回路２７を内蔵して
いる。

【００５８】ＣＰＵ２３は内部バス２４を介してバス制
御回路２５、バス幅指定フログ２６、バス幅指定回路２
７に接続している。

【００５９】バス制御回路２５は、外部のメモリへのア
クセス時に、内部バス２４とバス幅判定回路２７の状態
に応じて、ＡＤ（７−０）２、ＡＤ（１５−８）３、Ａ
ＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７のタイミング及
び入出力を制御する。

【００６０】特にＡＤ（７−０）２、ＡＤ（１５−８）
３、ＬＷＲ６、ＨＷＲ７は、バス幅判定回路２７が出力
するバス幅情報に基づいた制御を行う。

【００６１】バス幅指定フラグ２６は、ＲＳＴ９の初期
化信号を解除した時のＢＷＤ８の端子レベルに応じてセ
ットとリセットをする書き換え可能なフラグで、バス幅
判定回路２７に各フラグの状態を出力する。

【００６２】バス幅判定回路２７は、内部バス２４上の
アドレス情報とバス幅指定フラグ２６の状態に応じてバ
ス幅情報を生成し、バス制御回路２５に出力する。

【００６３】次に、内部動作を説明する。

【００６４】図３にバス幅指定フラグ２６（図３
（ａ））とメモリ空間のアドレス領域（図３（ｂ））と
の対応を示す。本実施例では、バス幅指定フラグ２６の
ビット０がＲＯＭ１５を配置しているアドレス領域（０
０００Ｈから７ＦＦＦＨ）に、ビット１がＲＡＭ１６を
配置しているアドレス領域（８０００ＨからＦＦＦＦ
Ｈ）にそれぞれ対応している。

【００６５】ＲＳＴ９に入力する初期化信号の解除に同
期して、本実施例のマイクロコンピュータ１ａは、ＢＷ
Ｄ８の端子レベルに応じてバス幅指定フラグ２６を初期
化する。初期化信号の解除時にＢＷＤ８の端子レベルが
“１”ならば、バス幅指定フラグ２６を１１Ｂに、端子
レベルが“０”ならば００Ｂに初期化する。

【００６６】バス幅指定ブラグ２６が“１”の場合に
は、対応する領域へのアクセス時にＡＤ（５−８）２、
ＡＤ（１５−８）３はバス幅１６ビット長となり、
“０”の場合には、８ビット長となる。

【００６７】バス幅初期化後、マイクロコンピュータ１
ａは、ＡＤ（１５−８）３、ＡＤ（７−０）２に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ２６の設定命令が含まれており、ＣＰＵ２３
は内部バス２４を介して、ＲＡＭ１６を配置しているア
ドレス領域に対応したバス幅指定フラグ２６のビット１
に“０”を設定する。

【００６８】バス幅指定フラグ２６の設定命令実行後
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。

【００６９】マイクロコンピュータ１ａがＲＯＭ１５，
ＲＡＭ１６にアクセスする場合のタイミングチャートを
図４に示す。

【００７０】ＲＯＭ１５，ＲＡＭ１６へのアクセスが発
生すると、ＣＵＰ２３は内部バス２４にアクセスするア
ドレスを出力し、データを入出力する。

【００７１】バス幅判定回路２７は、内部バス２４上の
アドレスとバス幅指定フラグ２６の各フラグの状態から
バス幅情報を生成し、バス制御回路２５に出力する。

【００７２】バス制御回路２５は、バス幅判定回路２７
のバス幅情報に応じてＡＤ（７−０）２、ＡＤ（１５−
８）３、ＡＳＴＢ４、ＲＤ５、ＬＷＲ６、ＨＷＲ７のタ
イミング及び入出力を制御する。

【００７３】ＢＷＤ８の端子レベルは初期化信号の解除
時にのみ使用するので、初期化信号を解除した後は、ど
のような端子レベルであっても構わない。

【００７４】従って、ＢＷＤ８は初期化信号解除後、入
出力ポート等バス幅指定以外の機能を有する端子として
使用することが可能である。

【００７５】また、外部メモリのアクセスに同期する必
要が無いので交流的な配慮の必要が無い。そのためシス
テムの構成が容易である。

【００７６】本実施例のマイクロコンピュータ１ａは、
初期状態のバス幅を指定する端子ＢＷＤ８を有している
が、初期状態のバス幅を８ビット長、又は１６ビット長
に固定して、ＢＷＤ８を内蔵しない構成も可能である。

【００７７】また、ＢＷＤ８がバス幅選択機能のみ有す
る構成とする場合にも、バスサイジング機能の実現には
なんら支障が無い。

【００７８】また、本実施例では、アドレスとデータの
時分割バスを例として挙げているが、アドレスバスとデ
ータバスを分離した場合、データを時分割で入出力する
場合にも本発明が有効なのは、言うまでも無い。

【００７９】次に本発明の第２の実施例を、図を参照し
て説明する。

【００８０】図５は、本実施例のマイクロコンピュータ
１ｂの内部の構成を示すブロク図である。

【００８１】第２の実施例の第１の実施例との主な相違
点は、ＢＷＤ８がバス幅指定フラグ２６の初期値を決め
るのではなく、ＢＷＤラッチ３２とセレクタ３１を介し
てバス制御回路２５を制御してバス幅の初期状態を決め
る点、及びバス幅指定フラグ２６の有効か無効かを制御
するフラグを有する点である。

【００８２】本実施例のマイクロコンピュータ１ｂの端
子構成、外部のメモリ接続の構成、及びメモリアクセス
時の動作は第１の実施例たまったく同じなので説明を省
略する。

【００８３】次にまず、本実施例のマイクロコンピュー
タ内部の構成を説明する。本実施例のマイクロコンピュ
ータ１ｂは、ＣＵＰ２３、内部バス２４、バス制御回路
２５、バス幅判定回路２７、バス幅指定フラグ２９、バ
ス幅指定許可フラグ３０、セレクタ３１、ＢＷＤラッチ
３２を内蔵している。 ＣＰＵ２３、内部バス２４、バ
ス制御回路２５、バス幅判定回路２７の構成は第１の実
施例と同様なので説明を省略する。

【００８４】バス幅指定フラグ２９は書き換え可能なフ
ラグで、バス幅指定回路２７に各フラグの状態を出力す
る。

【００８５】バス幅指定許可フラグ３０は書き換え可能
なフラグで、セレクタ３１を制御し、ＲＳＴ端子９に入
力する初期化信号で初期化される。

【００８６】セレクタ３１は、バス幅判定回路２７が出
力するバス幅指定情報と、ＢＷＤラッチ３２が出力する
バス幅指定情報のいずれかを、バス幅指定許可フラグ３
０の状態に応じて選択し、バス制御回路２５に出力す
る。

【００８７】ＢＷＤラッチ３２は、ＢＷＤ８の端子レベ
ルをＲＳＴ９に入力する初期化信号の解除時に取り込ん
で保持し、セレクタ３１に出力する。

【００８８】次に、内部動作を説明する。

【００８９】ＲＳＴ９に入力する初期化信号の解除に同
期して、本実施例のマイクロコンピュータ１ｂは、バス
幅指定許可フラグ３０を初期化するとともに、ＢＷＤ８
の端子レベルをＢＷＤラッチ３２に取り込む。

【００９０】その結果セレクタ３１がバス制御回路２５
にＢＷＤ８の端子レベルをバス幅情報として出力するの
で、バス制御回路２５は、ＡＤ（１５−８）３、ＡＤ
（７−０）２をＢＷＤ８で指定したバス幅となるよう制
御する。本実施例においても第１の実施例と同様に、Ｂ
ＷＤ８をプルアップしておけば、初期状態としてバス幅
が１６ビット長となる。

【００９１】バス幅初期化後、マイクロコンピュータ１
ｂは、ＡＤ（１５−８）３、ＡＤ（７−０）２に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ２９の設定命令とバス幅指定とバス幅指定許
可フラグ３０の設定命令とが含まれている。

【００９２】バス幅指定許可フラグ３０を“１”にする
と、バス制御回路２５は、バス幅指定回路２７が内部バ
ス２４上のアドレスとバス幅指定フラグ２９の状態とに
応じて出力するバス幅指定情報に従って、バス幅を制御
する。

【００９３】従って、ＣＰＵ２３はまずバス幅指定フラ
グ２９を設定し、次にバス幅指定許可フラグ３０を
“１”に設定する。

【００９４】バス幅指定フラグ２９の状態とバス幅の関
係は、バス幅指定フラグ２９がＢＷＤ８の状態に応じて
初期化されない点を除けば、第１の実施例と同様であ
る。

【００９５】バス幅指定許可フラグ３０の設定命令実行
後は、プログラムによって任意のアドレス領域をアクセ
スすることが可能になる。

【００９６】バス幅指定許可グラフ３０の設定後の、マ
イクロコンピュータ１ｂによるＲＯＭ１５，ＲＡＭ１６
へのアクセスは、第１の実施例と同様である。

【００９７】本実施例に於いてもＢＷＤ８の端子レベル
は初期化信号の解除時にのみ使用するので、初期化信号
を解除した後は、どの様な端子レベルであっても構わな
い。外部メモリのアクセスに同期する必要が無いので、
タイミング設計が容易である。

【００９８】また、本実施例では第１の実施例と異なり
バス幅指定フラグ２９を初期化する必要が無いので、バ
ス幅指定フラグ２９の構成を単純にすることができる。

【００９９】

【発明の効果】本発明のマイクロコンピュータは、メモ
リの複数の領域に対してそれぞれバス幅を定めるバス幅
指定フラグと、初期化信号の解除時にバス幅の初期化状
態を指定する端子を備えることにより、バス幅の異なる
メモリを接続する応用において、バス幅指定端子と他の
機能端子の兼用を可能にしている。

【０１００】これは、低価格の実現のために少ない端子
数で多くの機能端子を実現している産業用、民生用のシ
ングルチップ・マイクロコンピュータに於いて特に有効
である。

【０１０１】また、専用のバス幅指定端子を必要としな
いことで、バスサイジング機能を内蔵しないマイクロコ
ンピュータとのピン互換性を保持したまま、バスサイジ
ング機能を内蔵することが出来るという効果を有してい
る。

【０１０２】即ち応用装置に於いて、バスサイジング機
能を内蔵しないマイクロコンピュータを本発明を用いた
マイクロコンピュータに置き換える場合に、ピン互換性
が保たれているので、従来の設計資産を効果的に使用
し、容易に応用装置の性能向上を図ることが可能とな
る。

【０１０３】さらに、８ビット長，１６ビット長，３２
ビット長のように３種類以上のバス幅のメモリを接続可
能なマイクロコンピュータにおいては、従来の構成で
は、２本以上のバス幅指定端子を専用に設ける必要が有
ったのに対し、本発明では、バス幅の初期状態を指定す
る端子を２本以上設け、バス幅指定フラグを１領域当た
り２ビット以上設けることにより、バス幅の初期状態指
定端子を他の機能端子として使用可能になり、２本以上
端子を追加したのと同様の効果を得ることができる。

【０１０４】また、バス幅指定端子に対して、外部回路
のタイミング設計時に遅延時間を考慮する必要が無いた
め、アドレスラッチ、デコーダの設計の自由度が増すと
いう副次的な効果も有する。

【０１０５】また、第２の実施例では、バス幅指定フラ
グを初期化する必要が無いので、バス幅指定フラグの構
成を単純にすることができる。従って、メモリをより細
かい領域に分割してバス幅を制御する必要が有る場合
や、広いアドレス空間を有する場合に、容易にマイクロ
コンピュータを構成できるという効果が有り、回路の増
加を最小限に抑えることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるマイクロコンピ
ュータの端子構成とメモリ接続を示すブロック図であ
る。

【図２】第１の実施例におけるマイクロコンピュータの
内部構成を示すブロック図である。

【図３】第１の実施例におけるマイクロコンピュータの
バス幅指定フラグの設定とメモリ領域の対応図である。

【図４】第１の実施例におけるマイクロコンピュータの
メモリアクセス時のタイミングチャートである。

【図５】第２の実施例におけるマイクロコンピュータの
内部構成を示すブロック図である。

【図６】従来例におけるマイクロコンピュータの端子構
成とメモリ接続を示すブロック図である。

【図７】従来例におけるマイクロコンピュータのバス幅
指定情報の設定図である。

【図８】従来例におけるマイクロコンピュータのメモリ
アクセス時のタイミングチャートである。

【符号の説明】

１ａ，１ｂ，１ｃ マイクロコンピュータ ２ アドレスバスＡＤ（７〜０） ３ アドレスバスＡＤ（１５〜８） ４ アドレス・ラッチ・タイミング信号端子ＡＳＴＢ ５ リード信号端子ＲＤ ６ 偶数番地へのライト信号端子ＬＷＲ ７ 奇数番地へのライト信号端子ＨＷＲ ８ 初期状態におけるバス幅指定端子ＢＷＤ ９ 初期化端子 １０ 下位バス １１ 上位バス １２ アドレス端子 １３ デコーダ １４ プルアップ抵抗 １５ ＲＯＭ １６ ＲＡＭ ２３ ＣＰＵ ２４ 内部バス ２５ バス制御回路 ２６ バス幅指定フラグ ２７ バス幅指定回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部メモリに対するアクセス手段の一部
   としてデータバス端子と、初期化信号を入力する初期化
   端子とを備えたマイクロコンピュータにおいて、前記メ
   モリを配置するアドレス空間を複数の領域に分割し、そ
   れぞれの領域に対して前記データバス端子上の語長を定
   める複数のフラグと、アクセスしようとする前記メモリ
   のアドレス及び前記複数のフラグの状態に応じて前記デ
   ータバス端子上の語長を選択する手段とを含んで構成し
   たことを特徴とするマイクロコンピュータ。
2. 【請求項２】 初期状態における前記データバス端子上
   の前記語長を選択するための信号入力端子を備えたこと
   を特徴とする請求項１記載のマイクロコンピュータ。
3. 【請求項３】 前記語長を選択するための信号の入力レ
   ベルに応じて前記複数のフラグの一部又は全てを初期化
   することを特徴とする請求項１に記載のマイクロコンピ
   ュータ。
4. 【請求項４】 前記信号入力端子は前記語長を選択する
   ための信号以外の信号の入出力端子として兼用できるこ
   とを特徴とする請求項１に記載のマイクロコンピュー
   タ。
5. 【請求項５】 アドレスバスとデータバスを分離して構
   成するとき、前記データバス端子がデータを時分割で入
   出力するデータ時分割バス端子であることを特徴とする
   請求項１に記載のマイクロコンピュータ。