JPH0497455A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH0497455A JPH0497455A JP21544490A JP21544490A JPH0497455A JP H0497455 A JPH0497455 A JP H0497455A JP 21544490 A JP21544490 A JP 21544490A JP 21544490 A JP21544490 A JP 21544490A JP H0497455 A JPH0497455 A JP H0497455A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- chip select
- memory chips
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 41
- 238000010586 diagram Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ制御回路に関する。
従来、この種のメモリ制御回路は、メモリをクリアする
場合、メモリチップを１つずつ選択しメモリクリアを行
っていた。
場合、メモリチップを１つずつ選択しメモリクリアを行
っていた。
上述した従来のメモリ制御回路は メモリチップを１つ
ずつアクセスするので、メモリチップの数に比例してメ
モリクリアの時間が長くなるという問題点がある。
ずつアクセスするので、メモリチップの数に比例してメ
モリクリアの時間が長くなるという問題点がある。
本発明の目的は、メモリクリア時間を短縮できるメモリ
制御回路を提供することにある。
制御回路を提供することにある。
本発明のメモリ制御回路は、複数のメモリチップと、前
記メモリチップの読み込みおよび書き込みの制御を行う
処理装置と、前記処理装置からのアドレス信号をデコー
ドするアドレスデコーダと、前記アドレスデコーダでデ
コードされた信号から前記メモリチップへのチップセレ
クト信号を作成し前記処理装置からの制御信号により前
記メモリチップの切換制御を行うチップセレクト制御回
路とを有している。
記メモリチップの読み込みおよび書き込みの制御を行う
処理装置と、前記処理装置からのアドレス信号をデコー
ドするアドレスデコーダと、前記アドレスデコーダでデ
コードされた信号から前記メモリチップへのチップセレ
クト信号を作成し前記処理装置からの制御信号により前
記メモリチップの切換制御を行うチップセレクト制御回
路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例のブロック図である。同実
施例は、データバス７を有し下位アドレス信号８と上位
アドレス信号９と制御信号１６とリードライト制御信号
１７とを出力する処理装置１と、制御装置１か出力する
上位アドレス信号９をデコードするアドレスデコーダ２
と、アドレスデコーダ２からのアドレスデコード信号１
０１１．１２と制御装置１かちの制御信号１６とにより
チップセレクト信号１３．１４．１５を出力するチップ
セレクト制御回路３と、データバス７と下位アドレス信
号８とリードライト制御信号１７とチップセレクｔ・信
号１３とが接続するメモリチップ４と、データバス７と
下位アドレス信号８とリードライト制御信号１７とチッ
プセレクト信号１４とか接続するメモリチップらと、デ
ータバス７と下位アドレス信号８とリードライト制御信
号１７とチップセレクト信号１５とか接続するメモリチ
・・ｌプロとから構成されている。
施例は、データバス７を有し下位アドレス信号８と上位
アドレス信号９と制御信号１６とリードライト制御信号
１７とを出力する処理装置１と、制御装置１か出力する
上位アドレス信号９をデコードするアドレスデコーダ２
と、アドレスデコーダ２からのアドレスデコード信号１
０１１．１２と制御装置１かちの制御信号１６とにより
チップセレクト信号１３．１４．１５を出力するチップ
セレクト制御回路３と、データバス７と下位アドレス信
号８とリードライト制御信号１７とチップセレクｔ・信
号１３とが接続するメモリチップ４と、データバス７と
下位アドレス信号８とリードライト制御信号１７とチッ
プセレクト信号１４とか接続するメモリチップらと、デ
ータバス７と下位アドレス信号８とリードライト制御信
号１７とチップセレクト信号１５とか接続するメモリチ
・・ｌプロとから構成されている。
次に、通常のメモリの読み込みおよび書き込み動作につ
いて説明する。処理装置１は、チップセレクト制御回路
３が、アドレスデコード信号１０．１１．１２をそれぞ
れチップセレクト信号１３１４．１５として出力するよ
うに指示する。
いて説明する。処理装置１は、チップセレクト制御回路
３が、アドレスデコード信号１０．１１．１２をそれぞ
れチップセレクト信号１３１４．１５として出力するよ
うに指示する。
メモリへのデータの書き込みを行う場合は、この状態で
上位アドレス信号９を出力する。これにより、チップセ
レクト信号１３，１４．１５のいずれかかイネーブルに
なり、チップセレクト信号がイネーブルになったメモリ
チップ４．５．６の内、１つが処理装置１からのアクセ
スが可能になる。ここで゛データバス７に書き込みデー
タを出力し、リードライト制御信号１７により、メモリ
書き込み指示を行いメモリ書き込み動作が行われる。
上位アドレス信号９を出力する。これにより、チップセ
レクト信号１３，１４．１５のいずれかかイネーブルに
なり、チップセレクト信号がイネーブルになったメモリ
チップ４．５．６の内、１つが処理装置１からのアクセ
スが可能になる。ここで゛データバス７に書き込みデー
タを出力し、リードライト制御信号１７により、メモリ
書き込み指示を行いメモリ書き込み動作が行われる。
メモリからのデータ読み込みを行う時も同様に、チップ
セレクト信号１Ｂ、１４．１５が排他的にイネーブルと
なり、１つのメモリチップに対して読み込み動作が行わ
れる。
セレクト信号１Ｂ、１４．１５が排他的にイネーブルと
なり、１つのメモリチップに対して読み込み動作が行わ
れる。
次に、全てのメモリに対して同時に書き込み動作を行う
場合について説明する。処理装置１は、チップセレクト
制御回路３がチップセレクト信号１３ １４．１５を全
てイネーブルにするように制御信号１６により指示する
。
場合について説明する。処理装置１は、チップセレクト
制御回路３がチップセレクト信号１３ １４．１５を全
てイネーブルにするように制御信号１６により指示する
。
この状態でデータバス７に書き込みデータを出力し、下
位アドレス信号８を出力し、リードライト制御信号１７
によりメモリ書き込み指示を行うと、データバス７と下
位アドレス信号８とはメモリチップ４，５．６に共通に
接続されているため、３つのメモリチップには同じアド
レスに同じデータが同時に書き込まれることになる９こ
の動作を利用して、下位アドレス信号８によって表され
るメモリチップ３，４．５の全てのアドレスに「０」を
書き込むことにより、通常の動作において１つのメモリ
チップのクリアを行う時間で、全てのメモリチップの内
容をクリアすることができる。
位アドレス信号８を出力し、リードライト制御信号１７
によりメモリ書き込み指示を行うと、データバス７と下
位アドレス信号８とはメモリチップ４，５．６に共通に
接続されているため、３つのメモリチップには同じアド
レスに同じデータが同時に書き込まれることになる９こ
の動作を利用して、下位アドレス信号８によって表され
るメモリチップ３，４．５の全てのアドレスに「０」を
書き込むことにより、通常の動作において１つのメモリ
チップのクリアを行う時間で、全てのメモリチップの内
容をクリアすることができる。
以上説明したように本発明は、全てのメモリに対し同時
にメモリ書き込み動作を行うことにより、メモリクリア
時間を短縮できる効果がある。
にメモリ書き込み動作を行うことにより、メモリクリア
時間を短縮できる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・処理装置、２・・・・・・アドレスデコ
ーダ、３・・・・・・チップセレクト制御回路、４，５
．６・・、１．・メモリチップ、７・・・・・・データ
バス、８・・・・・・下位アドレス信号、９−・・・・
・上位アドレス信号、１０゜１１．１２・・・・・・ア
ドレスデコード信号、１３゜１４．１５・・・・・・チ
ップセレクト信号、１６・・曲・制御信号、１７・・・
・・リードライト制御信号。 代理人 弁理士 内 原 晋
ーダ、３・・・・・・チップセレクト制御回路、４，５
．６・・、１．・メモリチップ、７・・・・・・データ
バス、８・・・・・・下位アドレス信号、９−・・・・
・上位アドレス信号、１０゜１１．１２・・・・・・ア
ドレスデコード信号、１３゜１４．１５・・・・・・チ
ップセレクト信号、１６・・曲・制御信号、１７・・・
・・リードライト制御信号。 代理人 弁理士 内 原 晋
Claims (1)
- 複数のメモリチップと、前記メモリチップの読み込みお
よび書き込みの制御を行う処理装置と、前記処理装置か
らのアドレス信号をデコードするアドレスデコーダと、
前記アドレスデコーダでデコードされた信号から前記メ
モリチップへのチップセレクト信号を作成し前記処理装
置からの制御信号により前記メモリチップの切換制御を
行うチップセレクト制御回路とを有することを特徴とす
るメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21544490A JPH0497455A (ja) | 1990-08-15 | 1990-08-15 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21544490A JPH0497455A (ja) | 1990-08-15 | 1990-08-15 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497455A true JPH0497455A (ja) | 1992-03-30 |
Family
ID=16672460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21544490A Pending JPH0497455A (ja) | 1990-08-15 | 1990-08-15 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0497455A (ja) |
-
1990
- 1990-08-15 JP JP21544490A patent/JPH0497455A/ja active Pending
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