JPS62251857A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS62251857A JPS62251857A JP61093311A JP9331186A JPS62251857A JP S62251857 A JPS62251857 A JP S62251857A JP 61093311 A JP61093311 A JP 61093311A JP 9331186 A JP9331186 A JP 9331186A JP S62251857 A JPS62251857 A JP S62251857A
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- JP
- Japan
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- memory
- area
- write
- job
- readable
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はメモリ制御方式、特にメモリ内に格納されたデ
ータを保護するメモリ制御方式に関するものである。
ータを保護するメモリ制御方式に関するものである。
［従来の技術］
例えば、複数のＪＯＢ （プログラム）が実行されてい
るコンピュータシステムにおいて、（仮にＪＯＢ名をＪ
ＯＢ−Ａ、ＪＯＢ−Ｂ、・・・とする）ＪＯＢ−Ａが使
用するワークエリアに誤ってＪＯＢ−Ｂが使用するワー
クエリアが重複した場合にはＪＯＢ−ＡのみならずＪＯ
Ｂ−Ｂにおいても正常にＪＯＢが実行されなくなり、最
悪の場合にはシステムの暴走を招く等の欠陥があった。
るコンピュータシステムにおいて、（仮にＪＯＢ名をＪ
ＯＢ−Ａ、ＪＯＢ−Ｂ、・・・とする）ＪＯＢ−Ａが使
用するワークエリアに誤ってＪＯＢ−Ｂが使用するワー
クエリアが重複した場合にはＪＯＢ−ＡのみならずＪＯ
Ｂ−Ｂにおいても正常にＪＯＢが実行されなくなり、最
悪の場合にはシステムの暴走を招く等の欠陥があった。
［発明が解決しようとする問題点］
本発明は、上述従来技術に鑑みなされたものであり、所
望とするメモリ領域を書込み禁止にすることにより、他
のＪＯＢからその領域に書込みができない様にして、最
悪の場合にも書込み禁止にしたＪＯＢのワークエリア及
びプログラムを保護することを可能とするメモリ制御方
式を提供することになる。
望とするメモリ領域を書込み禁止にすることにより、他
のＪＯＢからその領域に書込みができない様にして、最
悪の場合にも書込み禁止にしたＪＯＢのワークエリア及
びプログラムを保護することを可能とするメモリ制御方
式を提供することになる。
［問題点を解決するための手段］
この問題を解決するために本発明は、少なくとも全メモ
リ空間よりも小さい所望とするメモリ領域を設定する領
域設定手段と、該領域設定手段により設定されたメモリ
領域を書込み禁止領域か、或は読み書き可能領域かに設
定する手段とを備える ［作用］ かかる本発明の構成により領域設定手段により設定され
たメモリ領域を書込み禁止或いは読み書き可能領域かを
設定することによりＪＯＢを保護する。
リ空間よりも小さい所望とするメモリ領域を設定する領
域設定手段と、該領域設定手段により設定されたメモリ
領域を書込み禁止領域か、或は読み書き可能領域かに設
定する手段とを備える ［作用］ かかる本発明の構成により領域設定手段により設定され
たメモリ領域を書込み禁止或いは読み書き可能領域かを
設定することによりＪＯＢを保護する。
［実施例］
以下、添付図面に従って本発明に係る実施例を詳細に説
明する。
明する。
第１図は本実施例に係るコンピュータシステムのメモリ
制御の概略を示すブロック構成図である。
制御の概略を示すブロック構成図である。
図中、１はコンピュータシステムを制御し、且つ複数の
ＪＯＢを実行するＣＰＵである。２は各ＪＯＢを実行す
るためのプログラム及びそのワークエリアに使用するメ
モリである。尚、メモリ２のＣ３端子（チップセレクト
）が″１”のときには、このメモリ２に対しては読み書
き可能になるものであるが、Ｃ８端子が０°゛のときに
は、このメモリ２に対しては読み書きをしても意味をも
たないことになる。また、メモリ２のＷＥ端子（ライト
イネーブル）は、“０”のときには書込みモードを意味
し、”１”のときには読み込みモードを意味する。いず
れにせよ、Ｃ３端子が“０”のときに７１端子は意味を
持たないことになる。
ＪＯＢを実行するＣＰＵである。２は各ＪＯＢを実行す
るためのプログラム及びそのワークエリアに使用するメ
モリである。尚、メモリ２のＣ３端子（チップセレクト
）が″１”のときには、このメモリ２に対しては読み書
き可能になるものであるが、Ｃ８端子が０°゛のときに
は、このメモリ２に対しては読み書きをしても意味をも
たないことになる。また、メモリ２のＷＥ端子（ライト
イネーブル）は、“０”のときには書込みモードを意味
し、”１”のときには読み込みモードを意味する。いず
れにせよ、Ｃ３端子が“０”のときに７１端子は意味を
持たないことになる。
さて、３はデコーダであり、４はメモリ２に対する制御
信号、例えばアドレスストローブ信号やライトストロー
ブ信号を生成する制御信号生成回路である。５はアドレ
スファイルレジスタであり、内部に第２図に示したメモ
リ２の領域であるエリアＡＮＥまでのアドレスに対応す
るレジスタが格納されていて、更に各エリアＡ−Ｈに対
して読み書き可能であるか、或いは書込みを禁止するか
を決定するためのフラグが用意されている。６はメモリ
２のアクセスを制御する論理ゲートから構成されている
セレクタであり、その出力制御線１３は先に説明したメ
モリ２のＣＳ端子に接続されている。尚、アドレスファ
イルレジスタ５内の各レジスタａＮｅに対応するフラグ
ａ〜ｅにおいて、第２図のメモリ２での斜線部のエリア
Ｂ、 Ｄを書込み禁止領域に設定するためにフラグｂ、
ｄを“ＯＮ”、すなわちＮ１”に設定し、それ以外の
エリアＡ、Ｃ，Ｅを読み書き可能領域に設定するために
フラグａ、ｃ、ｅを“ＯＦＦ”、すなわち“０”に設定
されている。また、エリア数は５つに限定されるもので
はなくいくつでも構わない。但し、そのときにはアドレ
スファイルレジスタ５内のレジスタ数とセレクタ６内の
ＡＮＤゲートの数をふやせばよい。
信号、例えばアドレスストローブ信号やライトストロー
ブ信号を生成する制御信号生成回路である。５はアドレ
スファイルレジスタであり、内部に第２図に示したメモ
リ２の領域であるエリアＡＮＥまでのアドレスに対応す
るレジスタが格納されていて、更に各エリアＡ−Ｈに対
して読み書き可能であるか、或いは書込みを禁止するか
を決定するためのフラグが用意されている。６はメモリ
２のアクセスを制御する論理ゲートから構成されている
セレクタであり、その出力制御線１３は先に説明したメ
モリ２のＣＳ端子に接続されている。尚、アドレスファ
イルレジスタ５内の各レジスタａＮｅに対応するフラグ
ａ〜ｅにおいて、第２図のメモリ２での斜線部のエリア
Ｂ、 Ｄを書込み禁止領域に設定するためにフラグｂ、
ｄを“ＯＮ”、すなわちＮ１”に設定し、それ以外の
エリアＡ、Ｃ，Ｅを読み書き可能領域に設定するために
フラグａ、ｃ、ｅを“ＯＦＦ”、すなわち“０”に設定
されている。また、エリア数は５つに限定されるもので
はなくいくつでも構わない。但し、そのときにはアドレ
スファイルレジスタ５内のレジスタ数とセレクタ６内の
ＡＮＤゲートの数をふやせばよい。
さて、第１図のブロック図に於る制御動作を以下に説明
するが、本実施例では２つのＪＯＢが実行されるときを
想定し、各々のＪＯＢ名を例えばＪＯＢ−Ａ、ＪＯＢ−
Ｂと称することにする。またＪＯＢ−Ａにおいて、メモ
リ２内の各エリアＡ−Ｅを第２図に示す様に設定したと
きて、ＪＯＢ−Ｂの処理中に、誤ってそのアドレスがア
ドレスバス７を介して、例えばエリアＢをアクセスして
、データを書込もうとしたときを想定してみる。
するが、本実施例では２つのＪＯＢが実行されるときを
想定し、各々のＪＯＢ名を例えばＪＯＢ−Ａ、ＪＯＢ−
Ｂと称することにする。またＪＯＢ−Ａにおいて、メモ
リ２内の各エリアＡ−Ｅを第２図に示す様に設定したと
きて、ＪＯＢ−Ｂの処理中に、誤ってそのアドレスがア
ドレスバス７を介して、例えばエリアＢをアクセスして
、データを書込もうとしたときを想定してみる。
アドレスはデコーダ３を介して制御信号生成回路４に入
力され、同時にアドレスファイルレジスタ５内のエリア
Ｂのレジスタｂをセレクトする。
力され、同時にアドレスファイルレジスタ５内のエリア
Ｂのレジスタｂをセレクトする。
セレクトされたレジスタｂからは設定された値（この場
合には書込み禁止に設定されているからフラグは“１“
である）がセレクタ６内のＡＮＤゲート６ｂの一方の入
力端子に“１パ （ハイレベル信号）レベルの信号が出
力される。尚、アドレスファイルレジスタ５中でセレク
トされていない各レジスタａ、ｃＮｅのフラグａ、Ｃ〜
ｅからは無条件に”０”レベル（ローレベル）の信号が
セレクタ６に出力されるものとする。
合には書込み禁止に設定されているからフラグは“１“
である）がセレクタ６内のＡＮＤゲート６ｂの一方の入
力端子に“１パ （ハイレベル信号）レベルの信号が出
力される。尚、アドレスファイルレジスタ５中でセレク
トされていない各レジスタａ、ｃＮｅのフラグａ、Ｃ〜
ｅからは無条件に”０”レベル（ローレベル）の信号が
セレクタ６に出力されるものとする。
また、ＣＰＵ １からは、同時に書込み信号（” １
”レベル信号）が発生し制御信号生成回路４に出力され
、書込み信号は制御線１１を介してメモリ２のＷＥ端子
に送信される。同時に、制御信号生成回路４ではデコー
ダ３とＣＰＵ １からの制御信号からメモリ２をアクセ
ス可能状態（Ｃ３端子を“１”にする）にするために、
制御線１２を介して１”のレベルの信号（書込み時のみ
）をセレクタ６に出力される。セレクタ６では、アドレ
スファイルレジスタ５からの出力を各ＡＮＤゲート６８
〜６ｅの入力端子側に出力されているが、先に説明した
様に、この場合にはエリアＢに相当するレジスタｂ以外
のレジスタからは“０”レベルの信号が出力されている
ため、ＡＮＤゲー）８ａ、′Ｅ１．び６ ｃ 〜６ ｅ
の出力側は制御線１２のレベルに関わらず０″になる。
”レベル信号）が発生し制御信号生成回路４に出力され
、書込み信号は制御線１１を介してメモリ２のＷＥ端子
に送信される。同時に、制御信号生成回路４ではデコー
ダ３とＣＰＵ １からの制御信号からメモリ２をアクセ
ス可能状態（Ｃ３端子を“１”にする）にするために、
制御線１２を介して１”のレベルの信号（書込み時のみ
）をセレクタ６に出力される。セレクタ６では、アドレ
スファイルレジスタ５からの出力を各ＡＮＤゲート６８
〜６ｅの入力端子側に出力されているが、先に説明した
様に、この場合にはエリアＢに相当するレジスタｂ以外
のレジスタからは“０”レベルの信号が出力されている
ため、ＡＮＤゲー）８ａ、′Ｅ１．び６ ｃ 〜６ ｅ
の出力側は制御線１２のレベルに関わらず０″になる。
一方、エリア已に相当するレジスタｂからはフラグの内
容、即ち“１”の信号が出力されているから、制御線１
２のレベルによりその出力がＯＮ１０ Ｆ Ｆする。
容、即ち“１”の信号が出力されているから、制御線１
２のレベルによりその出力がＯＮ１０ Ｆ Ｆする。
今、制御線１２の書込み信号（“１”レベルの信号）が
制御線１２を介してＡＮＤゲート６ｂに入力されたとき
、その出力側はＯＮ状態（°１°。
制御線１２を介してＡＮＤゲート６ｂに入力されたとき
、その出力側はＯＮ状態（°１°。
レベル）になる。そのため、ＯＲゲート６ｆの入力端子
の出力側の制御線は“０”になる。従ってメモリ２のＣ
３端子は“０“レベルとなり、先に説明した用にメモリ
２に対してアクセスはできなくなる。
の出力側の制御線は“０”になる。従ってメモリ２のＣ
３端子は“０“レベルとなり、先に説明した用にメモリ
２に対してアクセスはできなくなる。
すなわち、書込みを禁止した領域に対しては、メモリ２
がアクセス不能状態になっているので、書き込もうとし
ても書込みが成されらにことになる。また、読み込む場
合には制御線１２が“０”、 レベルになっているので
、メモリ２のｃｓ端子は°゛１”レベルになることによ
り、フラグの如何に関わらず、アクセスが可能となる。
がアクセス不能状態になっているので、書き込もうとし
ても書込みが成されらにことになる。また、読み込む場
合には制御線１２が“０”、 レベルになっているので
、メモリ２のｃｓ端子は°゛１”レベルになることによ
り、フラグの如何に関わらず、アクセスが可能となる。
従ってＪＯＢ−Ｂの動作中におけるエリアＢに対する書
込み（ライト）動作に無効となる。この結果、もしＪＯ
Ｂ−Ｈの処理中に誤って書込み禁止領域（本実施例では
エリアＢ、Ｄ）にデータを書き込もうとしてもメモリ２
に格納されたデータが破壊されることはなくなり、少な
くともＪＯＢ−Ｂは実行されないで停止、又は暴走に陥
るがＪＯＢＡは保証されている。更に、ＪＯＢ−Ｂの実
行を保証したい場合は、ＪＯＢ−ＡがエリアＡ〜エリア
Ｅを定義した後、Ｊ ＯＢ−Ｂの開始前にアドレスファ
イルレジスタ５のライトプロテクトビット（フラグの内
容）を読み出して、そのフラグが°０”のエリアに対し
て書込み可能なエリアを定義すればよい。
込み（ライト）動作に無効となる。この結果、もしＪＯ
Ｂ−Ｈの処理中に誤って書込み禁止領域（本実施例では
エリアＢ、Ｄ）にデータを書き込もうとしてもメモリ２
に格納されたデータが破壊されることはなくなり、少な
くともＪＯＢ−Ｂは実行されないで停止、又は暴走に陥
るがＪＯＢＡは保証されている。更に、ＪＯＢ−Ｂの実
行を保証したい場合は、ＪＯＢ−ＡがエリアＡ〜エリア
Ｅを定義した後、Ｊ ＯＢ−Ｂの開始前にアドレスファ
イルレジスタ５のライトプロテクトビット（フラグの内
容）を読み出して、そのフラグが°０”のエリアに対し
て書込み可能なエリアを定義すればよい。
また、本実施例では、メモリ２をアクセス可能状態にす
るか否かを設定することができる様にして、誤って書込
み禁止領域にデータ書き込むときにアクセス不能状態に
することにより、データが破壊されることを防いだが、
例えば書込み禁止領域（フラグが“１”の領域）にデー
タを書き込むときに発生する書込み信号をメモリ２に出
力しない（読み出し状態にする）様にしても同様の効果
が得られる。尚、そのときには書込みデータとメモリ２
から出力される読み出しデータが衝突しない様にデータ
バス８中にバッファを設けることになる。
るか否かを設定することができる様にして、誤って書込
み禁止領域にデータ書き込むときにアクセス不能状態に
することにより、データが破壊されることを防いだが、
例えば書込み禁止領域（フラグが“１”の領域）にデー
タを書き込むときに発生する書込み信号をメモリ２に出
力しない（読み出し状態にする）様にしても同様の効果
が得られる。尚、そのときには書込みデータとメモリ２
から出力される読み出しデータが衝突しない様にデータ
バス８中にバッファを設けることになる。
また、本実施例では読み書き可能なエリアに対してフラ
グを“０”にし、書込み禁止エリアに対しては“１″に
して制御したが、これらを判別できればよいわけである
から、これに限定されるものではない。
グを“０”にし、書込み禁止エリアに対しては“１″に
して制御したが、これらを判別できればよいわけである
から、これに限定されるものではない。
更に、本実施例ではコンピュータシステムに於る複数の
ＪＯＢに係るメモリ制御に対して説明したが、１つのＪ
ＯＢに於る書込み禁止領域を設定することもかのうであ
り、操作ミスによるデータの破壊がなくなる。
ＪＯＢに係るメモリ制御に対して説明したが、１つのＪ
ＯＢに於る書込み禁止領域を設定することもかのうであ
り、操作ミスによるデータの破壊がなくなる。
更にまた、本実施例において、アドレスファイルレジス
タ５内をセレクトするときにデコーダを介してセレクト
したが、アドレスバスに乗った信号レベルでもってセレ
クトする様にしても構わない。
タ５内をセレクトするときにデコーダを介してセレクト
したが、アドレスバスに乗った信号レベルでもってセレ
クトする様にしても構わない。
また、レジスタ及びフラグへのデータの書込みはプログ
ラムでしても構わないし、外部からビットスイッチを操
作することにより設定する様にしても構わない。
ラムでしても構わないし、外部からビットスイッチを操
作することにより設定する様にしても構わない。
［発明の効果］
以上、説明した様に本発明によれば読み書き可能なメモ
リ内の所望とする領域を書込み禁止に設定することが可
能となり、データが保護される様になる。
リ内の所望とする領域を書込み禁止に設定することが可
能となり、データが保護される様になる。
第１図は本実施例のメモリ制御方式に係るメモリの接続
状態を説明するブロック図、 第２図は第１図のメモリの状態を示す図である。 図中、１・・・ＣＰＵ、２・・・メモリ、３・・・デコ
ーダ、４・・・制御信号生成回路、５・・・アドレスフ
ァイルレジスタ、６・・・セレクタ、６ａ〜６ｅ・・・
ＡＮＤゲート、６ｆ・・・ＯＲゲート、７・・・アドレ
スバス、８・・・データバス、９〜１３・・・制御線で
ある。 第２図 Ｘモリ空」訊
状態を説明するブロック図、 第２図は第１図のメモリの状態を示す図である。 図中、１・・・ＣＰＵ、２・・・メモリ、３・・・デコ
ーダ、４・・・制御信号生成回路、５・・・アドレスフ
ァイルレジスタ、６・・・セレクタ、６ａ〜６ｅ・・・
ＡＮＤゲート、６ｆ・・・ＯＲゲート、７・・・アドレ
スバス、８・・・データバス、９〜１３・・・制御線で
ある。 第２図 Ｘモリ空」訊
Claims (3)
- （１）読み書き可能なメモリ空間内に所望とするメモリ
領域を書き込み禁止領域を設定するメモリ制御方式であ
つて、少なくとも前記メモリ空間よりも小さい所望とす
るメモリ領域を設定する領域設定手段と、該領域設定手
段により設定されたメモリ領域を書込み禁止領域か、或
は読み書き可能領域かに設定する手段とを備えることを
特徴とするメモリ制御方式。 - （２）書込み禁止領域にデータを書き込むときにはメモ
リをアクセス不能状態にすることを特徴とする特許請求
に範囲第１項記載のメモリ制御方式。 - （３）書込み禁止領域には書込みパルス信号を供給しな
いことを特徴とする特許請求の範囲第１項記載のメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093311A JPS62251857A (ja) | 1986-04-24 | 1986-04-24 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093311A JPS62251857A (ja) | 1986-04-24 | 1986-04-24 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62251857A true JPS62251857A (ja) | 1987-11-02 |
Family
ID=14078774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093311A Pending JPS62251857A (ja) | 1986-04-24 | 1986-04-24 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62251857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305696A (ja) * | 1988-06-02 | 1989-12-08 | Nec Corp | 交換機の局データアクセス制御方式 |
| JP2009282993A (ja) * | 2002-10-03 | 2009-12-03 | I-O Data Device Inc | ハードディスク管理装置 |
-
1986
- 1986-04-24 JP JP61093311A patent/JPS62251857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305696A (ja) * | 1988-06-02 | 1989-12-08 | Nec Corp | 交換機の局データアクセス制御方式 |
| JP2009282993A (ja) * | 2002-10-03 | 2009-12-03 | I-O Data Device Inc | ハードディスク管理装置 |
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