JPH03100847A - メモリの書込み禁止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＣＰＵのソフトウェアによるメモリＲＡＭへの誤データ
の書込みを禁止する回路に関し、 ＣＰｕのソフトウェアの要求に合った小ブロツク単位の
書込み禁止の設定が可能で、且つ従来のデバイス単位の
書込み禁止設定と同等の容易さで設定する事の可能なメ
モリの書込み禁止の回路を目的とし、 ｃｐｕから出力されたメモリＲＡＭへの書込み禁止設定
情報を順次保持しておくレジスタ群の書込み禁止設定部
と、該設定部から並列に出力される設定データの中から
該メモリＲＡＭへのアクセス時にそのアドレスに対応し
た設定データを選び出す選択信号を発生するアドレスデ
コード部と、該アドレスデコード部の出力を選択信号と
して該対応した設定データを選択する選択部と、該選択
部の選択した設定データにより、　ｃｐｏからメモリＲ
ＡＭへ供給される書込み指示信号間の通過をマスクする
書込み信号禁止部とを具え、該書込み信号禁止部の出力
をメモリＲＡＭへ供給して誤データの書込みを禁止する
ように構成する。

〔産業上の利用分野〕

本発明はＣＰＵ制ｊＢのシステムに係り、特にＣＰＵの
ソフトウェアによるメモリＲＡＭへのデータ書込の誤書
込を防止する為の、メモリの書込み禁止回路に関する。

ＣＰＵ制御のシステムの多くは、ソフトウェアがメモリ
ＲＡＭ上でデータを書き込み、読み出しながら動作する
が、ソフトウェアの開発時に、誤って該ＲＡＭへの誤ア
クセスからデータやソフトウェア自身を破壊してしまう
事が屡々発生する。この為、ＲＡＭには書込み禁止回路
が付加される事が多いが、このメモリＲＡＭへの書込み
禁止回路は、用途の性格上、比較的小さな範囲のアドレ
スの単位で、ソフトウェアによる書込み禁止の設定が可
能である事が必要である。

〔従来の技術〕

従来のメモリの書込み禁止回路は、第３図の（ａ）に示
す如＜、ｃｐｕからインタフェース１０を介してＲＡＭ
デバイス２０へ供給する書込信号ＷＥを、該ＲＡＭデバ
イス２０の入口のゲートで禁止する方法か、第３図の（
ｂ）に示す如く、インタフェースＩＯからのアドレスＡ
、〜Ａ、のアドレスバス１１Ａに直結して書込み禁止設
定用のＲＡＭ　１２ａを用意し、該ＲＡＭ　１２Ａ上の
物理アドレスＡ毎の書込みの可／否の設定データＤを、
データＤ１〜Ｄ７のデータバス２１Ａから設定する方法
が用いられていた。

ところが、前者（ａ）の方法はＲＡＭデバイス２０の各
メモリＲＡＭの容量全体の単位でしか、アドレス書込み
を禁止することが出来ず、後者（ｂ）の方法は、書込み
を禁止する単位毎に、アドレス＾１〜Ａ７の出力と書込
み禁止の可／否の設定データＤの設定とを繰り返す必要
がある。

〔発明が解決しようとする課Ｂ］ 従って前者（ａ）は、近年のメモリＲＡＭの大容量化に
より、ソフトウェアの要求に見合った小ブロツク単位で
書込みを禁止する事が出来ないという問題がある。また
、後者（ｂ）は、書込み禁止の可／否の設定のために、
実アドレスＡ、〜Ａ、と設定データＤ１〜Ｄ７を一つ一
つ組にして生成する必要があるので、メモリデバイスの
ＲＡＭ　２０への書込み禁止の設定に非常に手間が掛か
るという問題がある。

本発明は、ＣＰＩＩのソフトウェアの要求に合った小ブ
ロツク単位の書込み禁止の設定が可能であり、且つ従来
のデバイス単位の書込み禁止設定と同等の容易さで設定
する事の可能なメモリの書込み禁止の回路の提供を課題
とする。

〔課題を解決するための手段〕

この課題は、第１図の如く、図示しないＣＰＵのソフト
ウェアが、インタフェース１０を介し出力されて来る書
込み禁止設定データＤ１〜Ｄｎを順次保持しておくレジ
スタ群である書込み禁止設定部１と、該設定部１から並
列に出力される設定データＤ１〜ロイの中から、ＲＡＭ
　２０へのアクセス時にそのアドレスＡｋに対応した設
定データＤ３を選び出す選択信号ＳＥＬ　＊を発生する
アドレスデコード部２の出力信号ＳＥＬ　＊により、対
応した設定データＤうを選択する選択部３と、該選択部
３の選択した設定データＤうにより、インタフェース１
０を介しＣＰｕからＲＡＭ　２０へ供給される書込み指
示信号間の通過をマスクする書込み信号禁止部４を具え
るようにした本発明の構成によって解決される。

本発明のメモリの書込み禁止回路の基本構成を示す第１
図の原理図において、 ｌは、図示しないＣＰＵからバスのインタフェースｌＯ
を介し供給される、該データバスの幅ｎに応じたビット
数ｎの書込み禁止設定データＤ、〜Ｄ、、を一括して保
持するｎ個のレジスタの群の書込み禁止設定部である。

２は、図示しないＣＰＵからインタフェースｌＯを介し
供、給されるアドレスＡ１〜Ａ７が設定データＤ、〜Ｄ
、１に該当するか又は書込み禁止設定部１に該当するか
を解読するアドレスデコード部である。

３は、メモリＲＡＭ　２０へのアクセス時に、書込み禁
止設定部１から並列に出力される設定データＤ、〜Ｄｆ
ｉの中から、アドレスデコード部２の指示により、アド
レスＡＭに対応した設定データＤ３を選び出す選択部で
ある。

４は、選択部３の選択した設定データＤ１１により。

インタフェース１０を介しＣＰＩＪからＲＡＭ　２０へ
供給される書込み指示信号畦の通過をマスクする書込み
信号禁止部である。

そして書込み信号禁止部４が出力する書込み禁止信号肚
を、メモリＲＡＭ　２０の−Ｅ端子へ供給するように構
成する。

〔作用〕

第１図の書込み禁止設定部ｌは、システムのデータバス
の幅ｎに応じたビット数ｎ、例えば８ビット或いは１６
ビツトの汎用のレジスタとして構成され、ｎビットの各
ビットが該レジスタの成るアドレスブロックに１対１に
対応している。

ＣＰＵのソフトウェアは、インタフェース１０を介し書
込み禁止設定部ｌのレジスタに対して書込みを禁止した
いアドレスブロックに対応するビットを“１″としたデ
ータＤ１〜口、を、レジスタのビット幅１分だけ一括し
て設定して行く。

実際にＣＰＵがメモリＲＡＭ　２０をアクセスする際に
は、実時間でアクセスしたいアドレスＡｋに対応する書
込み禁止設定部１のレジスタの設定ビットＤｋの情報が
、指示されたアドレスＡｋを解読したアドレスデコード
部２の出力を選択信号ＳＥＬ　ｍとする選択部３を通し
て読み出される。そして、選択された設定ピッ）Ｄｈが
書込み禁止の“ｌ”の状態であれば、書込み信号禁止部
４にて、メモリデバイスＲＡＭ　２０への書込み指示信
号−Ｅの通過がマスクされる。従ってメモリデバイスＲ
ＡＭ　２０の容量とは無関係に、書込み禁止処理が実現
できて問題は解決される。

〔実施例〕

第２図は本発明の実施例のメモリの書込み禁止回路の構
成を示すブロック図であって、３２　ｋバイトのメモリ
ＲＡＭの書込み禁止回路の例である。

第２図のメモリデバイス２０は、３２　ｋ　ｘ　８ビツ
トの５−ＲＡＭ−個で構成され、８ビツト幅のＣＰｕデ
ータバスにインタフェース１０を介し接続されている。

書込み禁止設定部１は、システムのデータバス幅８に応
じた８ビツトの汎用のレジスタで構成され、アドレスデ
コード部２は、アドレスデコーダ２１゜ＮＡＮＤゲー）
２２．　８ビツト出力回路２３で構成され、選択部３は
８個の３ステートバツフア３゜〜３７で構成され、書込
み信号禁止部４はインバータ４１．　ＮＡＮＤゲート４
２で構成されて、ＣＰｕからアドレスバスインタフェー
ス１０１を介し書込み禁止設定部ｌに割付けられたアド
レスを出力するとともに、データバスインタフェース１
０□を介して書込み禁止設定情報の８ビツトを出力する
と、アドレスデコーダ２１の作用により、書込み禁止設
定部ｌのＤ０〜Ｄ１の各ビットが設定され、３２　ｋバ
イトのメモリＲＡＭ２０を、８分割した４にバイト単位
で、データの書込みを禁止する事ができる。

０１口のソフトウェアで実際に３２　ｋバイトのメモリ
ＲＡＭ　２０へアクセスする場合は、アドレスデコード
部２にて３２　ｋバイトのＲＡＭ　２０の全エリアを８
分割したエリアの何のエリアへのアドレスであるかが判
定され、選択部３の８個の３ステートバツフア３０〜３
７の該当バッファ３ｋに対し、イネーブル信号を供給す
る。選択部３の８個の３ステートバツフア３０〜３７の
出力は、所謂ワイヤードＯＲされていて、該当バッファ
３に以外の無関係な７個のバッファは不通状態にあるた
め、該当する設定情報Ｄ５が、書込み信号禁止部４のＮ
ＡＮＤゲート４２へ出力され、若し、本信号が“０”、
すなわち書込み禁止状態であれば、アドレスバスのイン
タフェース１０、を介し３２　ｋバイトのメモリＲＡＭ
　２０へ供給される書込み制御信号ＨＴ　（Ｃｏｎ　ｔ
）が此の゛ＮＡＮＯゲート４２にてマスクされる。この
結果、メモリＲＡＭ　２０は、読出状態で入力信号に対
応することとなるので、メモリＲＡＭ　２０の内容は保
護されて問題は無い。

なお、上述の説明では、メモリデバイス２０は、３２ｋ
　ｘ　８ビツトの５−ＲＡＭ−個で構成したが、複数個
でもよい。また、５−ＲＡＭに限らずローＲＡＭ等でも
問題は無い。更に、書込み禁止設定部ｌのレジスタの数
を増やし、設定単位を４にバイトより小さくする事もで
きる。

第３図は従来のメモリの書込み禁止回路のブロック図で
ある。　図において、 ｌは書込み禁止設定部、２はアドレスデコード部、３は
選択部、４は書込み信号禁止部、１０はｃｐｕバスのイ
ンタフェース、２０はメモリＲＡＭである。

〔発明の効果〕

以上説明した如く、本発明によれば、ＲＡＭデバイスの
容量１種類によらず、簡単な設定方法で小さな単位での
データ書込みの禁止処理を実現でき、且つそれに要する
回路構成も比較的小規模で実現できるので、ソフトウェ
アによる誤書込みの防止回路として最適な回路を実現で
きる効果が得られる。

￥、；１

【図面の簡単な説明】 第１図は本発明のメモリの書込み禁止回路の基本構成を
示す原理図、 第２図は本発明の実施例のメモリの書込み禁止回路の構
成を示すブロック図、

Claims (1)

【特許請求の範囲】
1. ＣＰＵのソフトウェアによるメモリＲＡＭ（２０）への
   誤データの書込みを禁止する回路であって、ＣＰＵから
   出力された該メモリＲＡＭ（２０）への書込み禁止設定
   情報（Ｄ＿１〜Ｄ＿ｎ）を順次保持しておくレジスタ群
   の書込み禁止設定部（１）と、該設定部（１）から並列
   に出力される設定データ（Ｄ＿１〜Ｄ＿ｎ）の中から該
   メモリＲＡＭ（２０）へのアクセス時にそのアドレス（
   Ａ＿ｋ）に対応した設定データ（Ｄ＿ｋ）を選び出す選
   択信号（ＳＥＬ＿ｋ）を発生するアドレスデコード部（
   ２）と、該アドレスデコード部の出力を選択信号（ＳＥ
   Ｌ＿ｋ）として該対応した設定データ（Ｄ＿ｋ）を選択
   する選択部（３）と、該選択部（３）の選択した設定デ
   ータ（Ｄ＿ｋ）により、ＣＰＵからメモリＲＡＭ（２０
   ）へ供給される書込み指示信号（ＷＥ）の通過をマスク
   する書込み信号禁止部（４）とを具え、該書込み信号禁
   止部（４）の出力をメモリＲＡＭ（２０）へ供給して誤
   データの書込みを禁止することを特徴としたメモリの書
   込み禁止回路。