JPS60129846A - 検査装置 - Google Patents
検査装置Info
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- JPS60129846A JPS60129846A JP58238197A JP23819783A JPS60129846A JP S60129846 A JPS60129846 A JP S60129846A JP 58238197 A JP58238197 A JP 58238197A JP 23819783 A JP23819783 A JP 23819783A JP S60129846 A JPS60129846 A JP S60129846A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
産業上の利用分野
本発明は、新たに開発されるマイクロコンピュータや周
辺チップなどの論理検証のために、動作確認の際に任意
アドレス実行中を検出し中断する機能や割込み機能など
を持った検査装置に関するものである。 従来例の構成とその問題点 近年、マイクロコンピュータ（以下マイコンと略す）や
、ＤＭＡコントローラやＣＲＴコントローラなどの周辺
チップの開発にはめざましいものかあシ、その開発チッ
プの論理検証や開発したチップの実装検査に検査装置は
不可欠なものである。 以下に従来の検査装置について説明する。 第１図は従来の検査装置の構成図を示すものである。１
は検査装置の核となるＨＯ８Ｔ ｃｐｕ 、２はＨＯ８
Ｔ ｃｐｕ １が実行するプログラムやデータが格納さ
れているＨＯ８Ｔ主記憶部、３はフロッピーディスクな
どの補助記憶部、４は０ｆｔＴ・キーボードやプリンタ
ーなどが接続される入出力部、６は開発される被検査チ
ップ、６は被検査チップ５の実行プログラムやデータが
格納される主記憶部、７はＨＯ３Ｔ ｃｐｕ １からの
命令により被検査チップ６や主記憶部６をアクセスする
ときの検査装置インターンェイス部、８は検査装置Ｂｕ
ｇ 、 ９は検査装置 Ｂｕｌｌ ８のアドレスを決定
するアドレス制御部、１０は検査装置Ｂｕｓ８のデータ
を決定するデータアクセス部、１１は任意アドレス実行
中を検出し、実行中断する機能や割込み機能などの制御
を行なうコントロール部、１２はＨＯ８Ｔ ａｐｕ １
が検査装置インターフェイス部７をアクセスするための
ＨＯ８Ｔ （７タ一フエイス部、１３はＨＯ８Ｔ Ｂｕ
ｇである・ 第２図は従来の検査装置のコントローラ部１１の構成図
である。２１はアドレス情報すのデコーダで、ラッチ回
路２２が選択されるべくアドレス情報のときにはストロ
ーブ信号ｄのタイミングでラッチ信号ｅを出力する。２
２はＤａｔａ ｃの内容を保持するラッチ回路で、ラッ
チ情報ｆを出力する。ラッチ回路２２のアドレスはＡｄ
ｄ、（Ａ）番地に割付けられている。２３はアドレス情
報すとランチ情報ｆとの比較器で、両者の値が一致すれ
ば一致信号ｑを出力する。２４は一致信号ｑが出力され
、かつＲｅａｄ／Ｗｒｉｔｅ信号ｄがＨ（Ｗｒｉｔｅ）
のときＷｒｉｔｅ中信号ｉを出力するゲートである・２
６は一致信号ｑが出力され、かツＲｅａｄ／Ｗｒｉｔｅ
信号ａが’Ｌ’ （Ｒｅａｄ ）のときＲｅａｄ中信号
りを出力するゲートである。 任意アドレスをＤａｔａとしてラッチ回路２２に保持し
ておき、その任意アドレスをアクセスすると、Ｒｅａｄ
中信号りかＷｒｉｔｅ中信号ｉが出される。この信号を
被検査チップ６のストップ信号や割込み信号にすれば良
い。任意アドレスをＷｒｉｔｅしたときにストップさせ
たければ、Ｗｒｉｔｅ 中信号ｉを被検査チップ（例え
ばマイコン）のストップ信号にすれば良い。また任意ア
ドレスをＲｅａｄしたときストップさせたければ、Ｒｅ
ａｄ中信号りを割込み信号にすれば良い。 以上のように構成された従来の検査装置について以下そ
の動作について説明する。 ＨＯ８Ｔ ｃ、ｐｕ １は検査装置Ｂｕｓ ８をアクセ
スするとき、まずアドレス制御部９にアドレス内容を設
定し、データアクセス部１ｏでデータのＲｅａｄ／Ｗｒ
ｉｔｅを行なう。被検査チップ６が実行するプログラム
やデータを主記憶部６に転送するとき、ＨＯ３Ｔ Ｃ１
）ｕ １は、ＨＯ５Ｔイアター７．１イス部１２と検査
装置インターフェイス部７を介してアクセスすることに
なる。 第３図にコントロール部１１の信号波形図を示す。被検
査チップ６が任意アドレスＡｄｄ、 （Ｂ）番地をＲｅ
ａｄ ｌ、たときにストップ信号を発生させたい例を説
明する。 被検査チップ５の検査を始める前にＨＯ８Ｔ ａｐｕｌ
は、まずストップさせたい任意アドレスａｄｄ。 ＣＢ）をラッチ回路２２に設定する。アドレスａｄｄ。 （Ａ）番地（ラッチ回路２２の割付けられているアドレ
ス）にａｄｄ、 （Ｂ）をＷｒｉｔｅする。第３図のＡ
区間に示すようにアドレス情報すはラッチ回路２２が割
付けられているアドレスａｄｄ、 （Ａ）番地が出力さ
れているので、デコーダ２１はストローブ信号ｆと同タ
イミングにラッチ信号ｅを出力する。ラッチ回路２２は
ラッチ信号ｅの立上りのタイミングでＤａｔａ ｃの内
容をａｄｄ、 （Ｂ）を保持され、ラッチ情報ｆにはａ
ｄｄ、 ＣＢ、ＩＩが出力される。 被検査チップ６を実行させ、被検査チップ６がアドレス
ａｄｄ、 （Ｂ）番地をＲｅａｄｌ、たときは、第３図
のＢ区間に示すようにアドレス情報すとラッチ情報すの
内容が一致するので、比較器２３は一致信号ｑを出力す
る。ゲート２５はＲｅａｄ中信号りを出力する。このＲ
ｅａｄ中信号りを被検査チップ５のストップ信号とすれ
ば良い。 また任意アドレスａｄｄ、 （Ｂ）にＷｒｉｔｅしたと
き、割込みをかけたい例について説明する。 前記例と同様にラッチ情報ｆにはａｄｄ、 （Ｂ〕 が
設定されている。被検査チップ５がアドレスａｄｄ。 （Ｂ）にＷｒｉｔｅ ｌ、たとき、比較器２３は一致信
号ｑを出力する。ゲート２５からはＷｒｉｔｅ中信号ｉ
が出力され、このＷｒｉｔｅ中信号ｉを被検査チップの
割込み信号とすれば良い。 しかしながら上記のような構成では、任意アドレスの設
定が１アドレスのみで１回の検査の中に任意アドレス実
行中のストップ機能や割込み機能を使用したい場合や、
異なるアドレスに設定したい場合が多々発生し、いたつ
て不便である。 また、複数の任意アドレス設定を行なうには、コントロ
ール部１１が複数分必要となり、非経済的でもあり、実
装スペースを限られる場合などにはむかない構成である
という問題点を有していた。 発明の目的 本発明は上記従来例の問題点を解消するもので、複数個
の任意アドレスの設定が可能で、拡張性の高いストップ
機能、割込み機能などを備えたコントローラ部を持つ検
査装置を提供することを目的とする。 発明の構成 本発明は、任意アドレス実行中に実行を中断するか否か
、割込みを発生するか否かなどを決定するコントロール
情報を蓄える主記憶領域のアドレス割付けと上記主記憶
領域のアドレスに存在するコントロール情＠領域と、上
記コントロール情報の内容によシ中所信号や割込み信号
などを作り出すコントロール部と、上記コントロール情
報領域をアクセスするコントロール情報アクセス部を備
えた検査装置であシ、コントロール情報を設定すること
により任意アドレス実行中を検出し、中断信号や割込み
信号などの発生を複数アドレス箇所設定することのでき
るものである。 実施例の説明 第４図に本発明の検査装置の構成図を示す。 ３１は第１図に示した検査装置インターフェイス部７と
同様にＨＯ５Ｔａｐｕ １からの命令にょシ被検査チッ
プ３２や主記憶部３３をアクセスするときの検査装置ア
クセス部、３４は検査装置Ｂｕｓ、３６は検査装置Ｂｕ
ｓ３４のアドレス情報を検定するアドレス制御部、３６
は検査装置Ｂｕｇ ３４のデータを決定するデータアク
セス部、３７は被検査チップ３２の実行プログラムやデ
ータが格納される主記憶領域、３８は任意アドレス実行
中に実行を中断するか否か、割込みを発生するが否かな
どを決定するコントロール情報を蓄えるコントロール情
報領域で、主記憶領域３７の割付けられているアドレス
と同アドレスに存在し数ビツト構成のメモリで構成され
る。３９は第１図に示したコントｏ −ル部１１と同機
能のコントロール部テある。 ４ ｏ ハ：ｙントロール情報Ｂｕ Ｂテ、コントロー
ル情報トコントロール部３９が出力するストップ信）や
割込み信号などが出力される。 第６図にコントロール情報領域３８を４ビツト構成のメ
モリを用い、主記憶領域３７に対応させた例を示す。 第６図にはコントロール情報のビット定義の一例を示す
。ビット０は任意アドレスをＷｒｉｔｅ Ｌだときに実
行中断信号を出力するか否かを決定するビットである。 同様にビット１はＲｅａｄ したとき、ビット２は任意
アドレスをアクセスした際に割込みを発生するか否かを
決定するビットである。 ビット３は拡張のためのビットとする。いずれも１ の
場合アクティブになるものとする。 第７図にコントローラ部３９の構成図を示す。 ６１は主記憶領域３７と共通のアドレスデコーダで、主
記憶領域３７が割付けられているアドレス情報ｋが入力
されると、主記憶領域の選択信号となるデコード信号ｍ
を出力する。５２はゲート回路で、デコード信号ｍがア
クティブでかつＲｅａｄ／Ｗｒｉｔｅ信号ｊがＨ（Ｗｒ
ｉｔｅ中）で２あシ、かつコントロール情報ｎがアクテ
ィブのときＷｒｉｔｅ中信号ｒをアクティブにし出力す
る。このＷｒｉｔｅ中信号ｒを被検査チップ３２のスト
ップ信号にすれば、コントロール情報のビット０が′１
′に設定されたアトイスをＷｒｉｔｅ したとき、被検
査チップ３２の実行を中断させることができる。６３も
ゲート回路で、ゲート回路６２同様にコントロール情報
のビット１が′１′に設定されたアドレスをＲｅａｄ
［、たとき、Ｉ’！ｅａｄ中信号Ｂをアクティブにして
出力する。５４もゲート回路で、コントロール情報のビ
ット２が１ に設定されたアドレスをアクセスしたとき
、割込み信号ｔを出力する。 ５４も同様に動作をするゲート回路であυ、予備信号Ｕ
を出力する。 以上のように構成された本実施例の検査装置について、
以下その動作を説明する。 コントロール情報は被検査チップ３２を実行させる前に
あらかじめ設定しておく。ＨＯ８Ｔ ｃｐｕ １は主記
憶領域３７にプログラムやデータを設定するときと同様
に、まずアドレス制御部３５にコントロール情報を設定
するアドレスをセットし、次にコントロール情報アクセ
ス部を介してデータを転送する。検査装置Ｂｕｓ３４と
コントロール情報Ｂｕｓ ４０は別々になっているので
主記憶領域３７とコントロール情報領域３８のデータが
衝突することはない。 今コントロール情報領域３８には次のようなデータが格
納されているとする。Ａｄｄｒｅｓｓ ０００１番地に
は、ｏｏｏｏが、ＣＭ）番地には１０００が、（Ｎ）番
地には０１００が、
辺チップなどの論理検証のために、動作確認の際に任意
アドレス実行中を検出し中断する機能や割込み機能など
を持った検査装置に関するものである。 従来例の構成とその問題点 近年、マイクロコンピュータ（以下マイコンと略す）や
、ＤＭＡコントローラやＣＲＴコントローラなどの周辺
チップの開発にはめざましいものかあシ、その開発チッ
プの論理検証や開発したチップの実装検査に検査装置は
不可欠なものである。 以下に従来の検査装置について説明する。 第１図は従来の検査装置の構成図を示すものである。１
は検査装置の核となるＨＯ８Ｔ ｃｐｕ 、２はＨＯ８
Ｔ ｃｐｕ １が実行するプログラムやデータが格納さ
れているＨＯ８Ｔ主記憶部、３はフロッピーディスクな
どの補助記憶部、４は０ｆｔＴ・キーボードやプリンタ
ーなどが接続される入出力部、６は開発される被検査チ
ップ、６は被検査チップ５の実行プログラムやデータが
格納される主記憶部、７はＨＯ３Ｔ ｃｐｕ １からの
命令により被検査チップ６や主記憶部６をアクセスする
ときの検査装置インターンェイス部、８は検査装置Ｂｕ
ｇ 、 ９は検査装置 Ｂｕｌｌ ８のアドレスを決定
するアドレス制御部、１０は検査装置Ｂｕｓ８のデータ
を決定するデータアクセス部、１１は任意アドレス実行
中を検出し、実行中断する機能や割込み機能などの制御
を行なうコントロール部、１２はＨＯ８Ｔ ａｐｕ １
が検査装置インターフェイス部７をアクセスするための
ＨＯ８Ｔ （７タ一フエイス部、１３はＨＯ８Ｔ Ｂｕ
ｇである・ 第２図は従来の検査装置のコントローラ部１１の構成図
である。２１はアドレス情報すのデコーダで、ラッチ回
路２２が選択されるべくアドレス情報のときにはストロ
ーブ信号ｄのタイミングでラッチ信号ｅを出力する。２
２はＤａｔａ ｃの内容を保持するラッチ回路で、ラッ
チ情報ｆを出力する。ラッチ回路２２のアドレスはＡｄ
ｄ、（Ａ）番地に割付けられている。２３はアドレス情
報すとランチ情報ｆとの比較器で、両者の値が一致すれ
ば一致信号ｑを出力する。２４は一致信号ｑが出力され
、かつＲｅａｄ／Ｗｒｉｔｅ信号ｄがＨ（Ｗｒｉｔｅ）
のときＷｒｉｔｅ中信号ｉを出力するゲートである・２
６は一致信号ｑが出力され、かツＲｅａｄ／Ｗｒｉｔｅ
信号ａが’Ｌ’ （Ｒｅａｄ ）のときＲｅａｄ中信号
りを出力するゲートである。 任意アドレスをＤａｔａとしてラッチ回路２２に保持し
ておき、その任意アドレスをアクセスすると、Ｒｅａｄ
中信号りかＷｒｉｔｅ中信号ｉが出される。この信号を
被検査チップ６のストップ信号や割込み信号にすれば良
い。任意アドレスをＷｒｉｔｅしたときにストップさせ
たければ、Ｗｒｉｔｅ 中信号ｉを被検査チップ（例え
ばマイコン）のストップ信号にすれば良い。また任意ア
ドレスをＲｅａｄしたときストップさせたければ、Ｒｅ
ａｄ中信号りを割込み信号にすれば良い。 以上のように構成された従来の検査装置について以下そ
の動作について説明する。 ＨＯ８Ｔ ｃ、ｐｕ １は検査装置Ｂｕｓ ８をアクセ
スするとき、まずアドレス制御部９にアドレス内容を設
定し、データアクセス部１ｏでデータのＲｅａｄ／Ｗｒ
ｉｔｅを行なう。被検査チップ６が実行するプログラム
やデータを主記憶部６に転送するとき、ＨＯ３Ｔ Ｃ１
）ｕ １は、ＨＯ５Ｔイアター７．１イス部１２と検査
装置インターフェイス部７を介してアクセスすることに
なる。 第３図にコントロール部１１の信号波形図を示す。被検
査チップ６が任意アドレスＡｄｄ、 （Ｂ）番地をＲｅ
ａｄ ｌ、たときにストップ信号を発生させたい例を説
明する。 被検査チップ５の検査を始める前にＨＯ８Ｔ ａｐｕｌ
は、まずストップさせたい任意アドレスａｄｄ。 ＣＢ）をラッチ回路２２に設定する。アドレスａｄｄ。 （Ａ）番地（ラッチ回路２２の割付けられているアドレ
ス）にａｄｄ、 （Ｂ）をＷｒｉｔｅする。第３図のＡ
区間に示すようにアドレス情報すはラッチ回路２２が割
付けられているアドレスａｄｄ、 （Ａ）番地が出力さ
れているので、デコーダ２１はストローブ信号ｆと同タ
イミングにラッチ信号ｅを出力する。ラッチ回路２２は
ラッチ信号ｅの立上りのタイミングでＤａｔａ ｃの内
容をａｄｄ、 （Ｂ）を保持され、ラッチ情報ｆにはａ
ｄｄ、 ＣＢ、ＩＩが出力される。 被検査チップ６を実行させ、被検査チップ６がアドレス
ａｄｄ、 （Ｂ）番地をＲｅａｄｌ、たときは、第３図
のＢ区間に示すようにアドレス情報すとラッチ情報すの
内容が一致するので、比較器２３は一致信号ｑを出力す
る。ゲート２５はＲｅａｄ中信号りを出力する。このＲ
ｅａｄ中信号りを被検査チップ５のストップ信号とすれ
ば良い。 また任意アドレスａｄｄ、 （Ｂ）にＷｒｉｔｅしたと
き、割込みをかけたい例について説明する。 前記例と同様にラッチ情報ｆにはａｄｄ、 （Ｂ〕 が
設定されている。被検査チップ５がアドレスａｄｄ。 （Ｂ）にＷｒｉｔｅ ｌ、たとき、比較器２３は一致信
号ｑを出力する。ゲート２５からはＷｒｉｔｅ中信号ｉ
が出力され、このＷｒｉｔｅ中信号ｉを被検査チップの
割込み信号とすれば良い。 しかしながら上記のような構成では、任意アドレスの設
定が１アドレスのみで１回の検査の中に任意アドレス実
行中のストップ機能や割込み機能を使用したい場合や、
異なるアドレスに設定したい場合が多々発生し、いたつ
て不便である。 また、複数の任意アドレス設定を行なうには、コントロ
ール部１１が複数分必要となり、非経済的でもあり、実
装スペースを限られる場合などにはむかない構成である
という問題点を有していた。 発明の目的 本発明は上記従来例の問題点を解消するもので、複数個
の任意アドレスの設定が可能で、拡張性の高いストップ
機能、割込み機能などを備えたコントローラ部を持つ検
査装置を提供することを目的とする。 発明の構成 本発明は、任意アドレス実行中に実行を中断するか否か
、割込みを発生するか否かなどを決定するコントロール
情報を蓄える主記憶領域のアドレス割付けと上記主記憶
領域のアドレスに存在するコントロール情＠領域と、上
記コントロール情報の内容によシ中所信号や割込み信号
などを作り出すコントロール部と、上記コントロール情
報領域をアクセスするコントロール情報アクセス部を備
えた検査装置であシ、コントロール情報を設定すること
により任意アドレス実行中を検出し、中断信号や割込み
信号などの発生を複数アドレス箇所設定することのでき
るものである。 実施例の説明 第４図に本発明の検査装置の構成図を示す。 ３１は第１図に示した検査装置インターフェイス部７と
同様にＨＯ５Ｔａｐｕ １からの命令にょシ被検査チッ
プ３２や主記憶部３３をアクセスするときの検査装置ア
クセス部、３４は検査装置Ｂｕｓ、３６は検査装置Ｂｕ
ｓ３４のアドレス情報を検定するアドレス制御部、３６
は検査装置Ｂｕｇ ３４のデータを決定するデータアク
セス部、３７は被検査チップ３２の実行プログラムやデ
ータが格納される主記憶領域、３８は任意アドレス実行
中に実行を中断するか否か、割込みを発生するが否かな
どを決定するコントロール情報を蓄えるコントロール情
報領域で、主記憶領域３７の割付けられているアドレス
と同アドレスに存在し数ビツト構成のメモリで構成され
る。３９は第１図に示したコントｏ −ル部１１と同機
能のコントロール部テある。 ４ ｏ ハ：ｙントロール情報Ｂｕ Ｂテ、コントロー
ル情報トコントロール部３９が出力するストップ信）や
割込み信号などが出力される。 第６図にコントロール情報領域３８を４ビツト構成のメ
モリを用い、主記憶領域３７に対応させた例を示す。 第６図にはコントロール情報のビット定義の一例を示す
。ビット０は任意アドレスをＷｒｉｔｅ Ｌだときに実
行中断信号を出力するか否かを決定するビットである。 同様にビット１はＲｅａｄ したとき、ビット２は任意
アドレスをアクセスした際に割込みを発生するか否かを
決定するビットである。 ビット３は拡張のためのビットとする。いずれも１ の
場合アクティブになるものとする。 第７図にコントローラ部３９の構成図を示す。 ６１は主記憶領域３７と共通のアドレスデコーダで、主
記憶領域３７が割付けられているアドレス情報ｋが入力
されると、主記憶領域の選択信号となるデコード信号ｍ
を出力する。５２はゲート回路で、デコード信号ｍがア
クティブでかつＲｅａｄ／Ｗｒｉｔｅ信号ｊがＨ（Ｗｒ
ｉｔｅ中）で２あシ、かつコントロール情報ｎがアクテ
ィブのときＷｒｉｔｅ中信号ｒをアクティブにし出力す
る。このＷｒｉｔｅ中信号ｒを被検査チップ３２のスト
ップ信号にすれば、コントロール情報のビット０が′１
′に設定されたアトイスをＷｒｉｔｅ したとき、被検
査チップ３２の実行を中断させることができる。６３も
ゲート回路で、ゲート回路６２同様にコントロール情報
のビット１が′１′に設定されたアドレスをＲｅａｄ
［、たとき、Ｉ’！ｅａｄ中信号Ｂをアクティブにして
出力する。５４もゲート回路で、コントロール情報のビ
ット２が１ に設定されたアドレスをアクセスしたとき
、割込み信号ｔを出力する。 ５４も同様に動作をするゲート回路であυ、予備信号Ｕ
を出力する。 以上のように構成された本実施例の検査装置について、
以下その動作を説明する。 コントロール情報は被検査チップ３２を実行させる前に
あらかじめ設定しておく。ＨＯ８Ｔ ｃｐｕ １は主記
憶領域３７にプログラムやデータを設定するときと同様
に、まずアドレス制御部３５にコントロール情報を設定
するアドレスをセットし、次にコントロール情報アクセ
ス部を介してデータを転送する。検査装置Ｂｕｓ３４と
コントロール情報Ｂｕｓ ４０は別々になっているので
主記憶領域３７とコントロール情報領域３８のデータが
衝突することはない。 今コントロール情報領域３８には次のようなデータが格
納されているとする。Ａｄｄｒｅｓｓ ０００１番地に
は、ｏｏｏｏが、ＣＭ）番地には１０００が、（Ｎ）番
地には０１００が、
〔０〕番地には０ｏ１０が格納され
ている。 第８図はコントロール部３９の信号波形図である。被検
査チップ３２が実行を開始し、ａｄｄｒｅｓｓ０００１
番地をアクセスしたとき、第８図のＡ区間に示すように
コントロール情報領域３８がらは００００が出力される
。デコーダ５１はストローブ信号ｐと同タイミングにデ
コード信号ｍを出力スル。コントロール情報ｎ −ｑは
０′なのでゲート５２〜５６はアクティブにはならない
。 ａｄｄｒｅｓｓ （Ｍ）番地をＷｉｉｔｅ Ｌ、たとき
、第８図のＢ区間に示すようにコントロール情報ｎ−ｑ
は１０００が出力される。ビット○が′１′（コントロ
ール情報ｎが′Ｈ′）なので、ゲート回路５２はＷｒｉ
ｔｅ中信号ｒをアクティブにする。このＷｒｉｔｅ中信
号ｒを被検査チップの実行中断信号とすれば、任意アド
レスＷｒｉｔｅ したときに実行中断することができる
。 次にａｄｄｒｅｓｓ （Ｎ）番地をＲｅａｄ シたとき
、第８図のＣ区間に示すようにコントロール情報ｎ〜ｑ
はｏｌｏｏが出力される。ビット１が１（コントロール
情報０がＨ）なので、ゲート回路６３はＲｅａｄ中信号
Ｂをアクティブにする。このＲｅａｄ中信号８を被検査
チップ３２の実行中断信号にすれば、任意アドレスをＲ
ｅａｄ Ｌ、たときに実行中断することができる・ 同様にａｄｄｒｅｓｓ （０）番地をアクセスしたとき
、第８図のＤ区間に示すようにゲート回路５４は割込み
信号ｔをアクティブにする。任意アドレスをアクセスし
た際に被検査チップ３２に対して割込みを発生すること
ができるのである。 以上のように本実施例によれば、コントロールＸ報領域
３８を設け、コントロール情報を設定することにより、
被検査チップ３２が任意のアドレスをチクセスした際に
被検査チップに対し、実行中断や割込みなどを発生する
ことができる。しかも任意アドレスは複数箇所の検出が
可能で、実行中断や割込みなどを複合して設定すること
ができる。 また本実施例では、コントロール情報１１−ｑをビット
対応にしてゲート回路５２〜５５で各々の信号を作った
。４ビツトの情報のそのまま使うのでなく、一旦デコー
ドすれば１６の機能を実現することができる。 なお、コントロール情報領域３８のメモリ構成として４
ビツトで説明したが何ビット構成でも可能であることは
言うまでもない。 また主記憶部３３はメモリ空間だけでなくｉ／。 空間であっても別にさしつかえない。 発明の効果 本発明の検査装置は、コントロール情報領域は主記憶領
域のアドレス配置と同じなので、そのアドレスについて
各々のコントロール情報ができる。 すなわち複数箇所のアドレスについて、アクセスの際の
実行中断や割込み発生などの機能を実現することができ
る。また機能を複合して用いることもできる。コントロ
ール情報領域をメモリで構成するので構成やコントロー
ル情報の転送が簡単で、従来例で同等機能を実現した場
合より非常に経済的で、実装スペースも極めて少なくて
良い。コントロール情報のビット数を増やせば拡張も容
易に行え、その実用的効果は大きい。
ている。 第８図はコントロール部３９の信号波形図である。被検
査チップ３２が実行を開始し、ａｄｄｒｅｓｓ０００１
番地をアクセスしたとき、第８図のＡ区間に示すように
コントロール情報領域３８がらは００００が出力される
。デコーダ５１はストローブ信号ｐと同タイミングにデ
コード信号ｍを出力スル。コントロール情報ｎ −ｑは
０′なのでゲート５２〜５６はアクティブにはならない
。 ａｄｄｒｅｓｓ （Ｍ）番地をＷｉｉｔｅ Ｌ、たとき
、第８図のＢ区間に示すようにコントロール情報ｎ−ｑ
は１０００が出力される。ビット○が′１′（コントロ
ール情報ｎが′Ｈ′）なので、ゲート回路５２はＷｒｉ
ｔｅ中信号ｒをアクティブにする。このＷｒｉｔｅ中信
号ｒを被検査チップの実行中断信号とすれば、任意アド
レスＷｒｉｔｅ したときに実行中断することができる
。 次にａｄｄｒｅｓｓ （Ｎ）番地をＲｅａｄ シたとき
、第８図のＣ区間に示すようにコントロール情報ｎ〜ｑ
はｏｌｏｏが出力される。ビット１が１（コントロール
情報０がＨ）なので、ゲート回路６３はＲｅａｄ中信号
Ｂをアクティブにする。このＲｅａｄ中信号８を被検査
チップ３２の実行中断信号にすれば、任意アドレスをＲ
ｅａｄ Ｌ、たときに実行中断することができる・ 同様にａｄｄｒｅｓｓ （０）番地をアクセスしたとき
、第８図のＤ区間に示すようにゲート回路５４は割込み
信号ｔをアクティブにする。任意アドレスをアクセスし
た際に被検査チップ３２に対して割込みを発生すること
ができるのである。 以上のように本実施例によれば、コントロールＸ報領域
３８を設け、コントロール情報を設定することにより、
被検査チップ３２が任意のアドレスをチクセスした際に
被検査チップに対し、実行中断や割込みなどを発生する
ことができる。しかも任意アドレスは複数箇所の検出が
可能で、実行中断や割込みなどを複合して設定すること
ができる。 また本実施例では、コントロール情報１１−ｑをビット
対応にしてゲート回路５２〜５５で各々の信号を作った
。４ビツトの情報のそのまま使うのでなく、一旦デコー
ドすれば１６の機能を実現することができる。 なお、コントロール情報領域３８のメモリ構成として４
ビツトで説明したが何ビット構成でも可能であることは
言うまでもない。 また主記憶部３３はメモリ空間だけでなくｉ／。 空間であっても別にさしつかえない。 発明の効果 本発明の検査装置は、コントロール情報領域は主記憶領
域のアドレス配置と同じなので、そのアドレスについて
各々のコントロール情報ができる。 すなわち複数箇所のアドレスについて、アクセスの際の
実行中断や割込み発生などの機能を実現することができ
る。また機能を複合して用いることもできる。コントロ
ール情報領域をメモリで構成するので構成やコントロー
ル情報の転送が簡単で、従来例で同等機能を実現した場
合より非常に経済的で、実装スペースも極めて少なくて
良い。コントロール情報のビット数を増やせば拡張も容
易に行え、その実用的効果は大きい。
第１図は従来の検査装置の構成図、第２図は従来のコン
トロール部の構成図、第３図は従来例の信号波形図、第
４図は本発明の一実施例における構成図、第６図はその
主記憶領域とコントロール情報領域の対応図、第６図は
そのコントロール情報のビット定義の一例を示す図、第
７図は本発明の一実施例におけるコントロール部の構成
図、第８図はその信号波形図である。 ３８・・・・・・コントロール情報領域、 ｓ ９・・
・・・・コントロール部、４１・・・・・・コントロー
ル情報アクセス部・ 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図 第 第３図 ４図 第５図 第 ６ 図 第７図 第８図 Ｒｅａｄ。 フ２）；レス１ １田−
トロール部の構成図、第３図は従来例の信号波形図、第
４図は本発明の一実施例における構成図、第６図はその
主記憶領域とコントロール情報領域の対応図、第６図は
そのコントロール情報のビット定義の一例を示す図、第
７図は本発明の一実施例におけるコントロール部の構成
図、第８図はその信号波形図である。 ３８・・・・・・コントロール情報領域、 ｓ ９・・
・・・・コントロール部、４１・・・・・・コントロー
ル情報アクセス部・ 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図 第 第３図 ４図 第５図 第 ６ 図 第７図 第８図 Ｒｅａｄ。 フ２）；レス１ １田−
Claims (1)
- 任意アドレス実行中に実行を中断するか否か、割込みを
発生するか否かなどを決定するコントロール情報を格納
する主記憶領域のアドレス割付けと上記主記憶領域のア
ドレスに存在するコントロール情報領域と上記コントロ
ール情報の内容により実行中断信号や割込み信号などを
作り出すコントロール部と、上記コントロール情報領域
をアクセスするコントロール情報アクセス部を備えたこ
とを特徴とする検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238197A JPS60129846A (ja) | 1983-12-16 | 1983-12-16 | 検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238197A JPS60129846A (ja) | 1983-12-16 | 1983-12-16 | 検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129846A true JPS60129846A (ja) | 1985-07-11 |
Family
ID=17026597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238197A Pending JPS60129846A (ja) | 1983-12-16 | 1983-12-16 | 検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290734A (ja) * | 1985-10-17 | 1987-04-25 | Sanyo Electric Co Ltd | デバツグ装置 |
| JPH0273434A (ja) * | 1988-09-09 | 1990-03-13 | Fujitsu Ltd | 補助記憶装置からのデータ読み取り方法 |
-
1983
- 1983-12-16 JP JP58238197A patent/JPS60129846A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290734A (ja) * | 1985-10-17 | 1987-04-25 | Sanyo Electric Co Ltd | デバツグ装置 |
| JPH0273434A (ja) * | 1988-09-09 | 1990-03-13 | Fujitsu Ltd | 補助記憶装置からのデータ読み取り方法 |
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