JPS63281542A - メモリ動作確認方式 - Google Patents
メモリ動作確認方式Info
- Publication number
- JPS63281542A JPS63281542A JP62115877A JP11587787A JPS63281542A JP S63281542 A JPS63281542 A JP S63281542A JP 62115877 A JP62115877 A JP 62115877A JP 11587787 A JP11587787 A JP 11587787A JP S63281542 A JPS63281542 A JP S63281542A
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- Japan
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- area
- buffer memory
- microprocessor
- memory
- signal
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- Pending
Links
- 230000003446 memory effect Effects 0.000 title 1
- 230000015654 memory Effects 0.000 claims abstract description 53
- 238000012360 testing method Methods 0.000 claims abstract description 29
- 238000004891 communication Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000012790 confirmation Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001422 normality test Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
中央制御装置と、バッファメモリを含むバス−インタフ
ェース回路と、マイクロプロセッサとを備えたデータ通
信装置のメモリ動作確認方式において、試験モードでは
マイクロプロセッサからバッファメモリの全エリアに対
するアクセスを可能にしたもの。
ェース回路と、マイクロプロセッサとを備えたデータ通
信装置のメモリ動作確認方式において、試験モードでは
マイクロプロセッサからバッファメモリの全エリアに対
するアクセスを可能にしたもの。
本発明はメモリ動作確認方式に係り、特に、データ通信
装置におけるバスインタフェースユニットに含まれるバ
ッファメモリの動作正常性を下位装置であるマイクロプ
ロセッサにより試験できるようにした方式に関する。
装置におけるバスインタフェースユニットに含まれるバ
ッファメモリの動作正常性を下位装置であるマイクロプ
ロセッサにより試験できるようにした方式に関する。
一般に、データ通信方式においては、第３図に示すよう
に、中央制御装置（ＣＣ）１と複数のマイクロプロセン
サ（Ｍ Ｐ Ｕ） ２−１．２−２、２−３．・・・の
間にバスインタフェースユニット３−１．３−２、３−
３．・・・が設けられている。
に、中央制御装置（ＣＣ）１と複数のマイクロプロセン
サ（Ｍ Ｐ Ｕ） ２−１．２−２、２−３．・・・の
間にバスインタフェースユニット３−１．３−２、３−
３．・・・が設けられている。
バスインタフェースユニット３−ｉ （ｉ＝１゜２、
・・・）の各々は、第４図に示すようにバッファメモリ
４−ｉ含んでいる。このバッファメモリ４−ｉに対して
は、中央制御装置ｌ及びマイクロプロセッサ２−ｉの双
方から読み書きの動作がなされ、それにより回線間のフ
ァクシミリ通信やデータ通信等が行なわれる。
・・・）の各々は、第４図に示すようにバッファメモリ
４−ｉ含んでいる。このバッファメモリ４−ｉに対して
は、中央制御装置ｌ及びマイクロプロセッサ２−ｉの双
方から読み書きの動作がなされ、それにより回線間のフ
ァクシミリ通信やデータ通信等が行なわれる。
従来、上記のシステムを運用する前の、ハスインタフェ
ースユニットの製造段階等において、各バ・ノファメモ
リの全エリアに対して動作正常性の試験をマイクロプロ
セッサによって行なえるようにすることが要望されてい
る。
ースユニットの製造段階等において、各バ・ノファメモ
リの全エリアに対して動作正常性の試験をマイクロプロ
セッサによって行なえるようにすることが要望されてい
る。
第５図は従来のメモリ動作確認方式を示すブロック図で
ある。
ある。
第５図において、セレクタ５１はセレクト信号に応じて
ＣＣアドレスバス又はＭＰＵアドレスバスからのアドレ
ス信号を選択してデコーダ５２に引渡す。デコーダ５２
は受は取ったアドレス信号をデコードしてバッファメモ
リ４のエリア４１〜４６のチップセレクト信号Ｃ３のい
ずれかをデコードする。
ＣＣアドレスバス又はＭＰＵアドレスバスからのアドレ
ス信号を選択してデコーダ５２に引渡す。デコーダ５２
は受は取ったアドレス信号をデコードしてバッファメモ
リ４のエリア４１〜４６のチップセレクト信号Ｃ３のい
ずれかをデコードする。
システム運用中にマイクロプロセッサＭＰＵ２− ＋（
第３図、以下マイクロプロセッサ２と称する）によって
バッファメモリ４．の内容が破壊されてしまうのを防止
するために、マイクロプロセッサ２からの読出しアクセ
スは、たとえばエリア４１のみに限定されており、マイ
クロプロセッサ２からの書込みアクセスは、たとえばエ
リア４２及び４６に限定されている。
第３図、以下マイクロプロセッサ２と称する）によって
バッファメモリ４．の内容が破壊されてしまうのを防止
するために、マイクロプロセッサ２からの読出しアクセ
スは、たとえばエリア４１のみに限定されており、マイ
クロプロセッサ２からの書込みアクセスは、たとえばエ
リア４２及び４６に限定されている。
上記の如く、従来はマイクロプロセッサ２はバッファメ
モリの特定エリアに対してしかアクセスできないので、
マイクロプロセッサによってバッファメモリの全エリア
の動作正常性を試験することはできないという問題点が
ある。したがって、バッファメモリを試験するためには
、中央制御装置１からのデータの書込み及び読出しによ
るか、特別の試験装置を用意するかしなければならなか
った。
モリの特定エリアに対してしかアクセスできないので、
マイクロプロセッサによってバッファメモリの全エリア
の動作正常性を試験することはできないという問題点が
ある。したがって、バッファメモリを試験するためには
、中央制御装置１からのデータの書込み及び読出しによ
るか、特別の試験装置を用意するかしなければならなか
った。
第１図は本発明の原理ブロック図である。
第１図において、本発明に係るデータ通信方式は、中央
側？ＩＩ装置（ＣＧ＞１と、複数のマイクロブロセ・ノ
サ（Ｍ Ｐ Ｕ） ２−１．２−２、・・・と、バスイ
ンタフェースユニット３−１．３−２、・・・を備えて
いる。バスインタフェースユニット３−１．３−２、・
・・の各々はバッファメモリ（ＢＭ）４〜１．４−２、
・・・を備えている。
側？ＩＩ装置（ＣＧ＞１と、複数のマイクロブロセ・ノ
サ（Ｍ Ｐ Ｕ） ２−１．２−２、・・・と、バスイ
ンタフェースユニット３−１．３−２、・・・を備えて
いる。バスインタフェースユニット３−１．３−２、・
・・の各々はバッファメモリ（ＢＭ）４〜１．４−２、
・・・を備えている。
このデータ通信方式においては、運用中はマイクロプロ
セッサからバッファメモリへのアクセスがバッファメモ
リの特定エリアに限定されている。
セッサからバッファメモリへのアクセスがバッファメモ
リの特定エリアに限定されている。
本発明により、バッファメモリを試験する試験モードを
設け、試験モードではマイクロプロセッサからバッファ
メモリの全エリアに対するアクセスを可能にした。
設け、試験モードではマイクロプロセッサからバッファ
メモリの全エリアに対するアクセスを可能にした。
マイクロプロセッサからバッファメモリの全エリアに対
するアクセスが可能となるので、バスインタフェースユ
ニットの製造段階や出荷前等にバッファメモリの動作正
常性の確認が容易に行なえる。システム運用中は、マイ
クロプロセッサが試験を行うエリアと運用中のエリアと
を区別して試験モードを起動することにより、従来同様
にマイクロプロセッサによるバッファメモリの内容の破
壊という問題は生じない。
するアクセスが可能となるので、バスインタフェースユ
ニットの製造段階や出荷前等にバッファメモリの動作正
常性の確認が容易に行なえる。システム運用中は、マイ
クロプロセッサが試験を行うエリアと運用中のエリアと
を区別して試験モードを起動することにより、従来同様
にマイクロプロセッサによるバッファメモリの内容の破
壊という問題は生じない。
（実施例〕
第２図は本発明の一実施例によるメモリ動作確認方式を
示すブロック図である。
示すブロック図である。
第２図において、バッファメモリ４、そのエリア４１〜
４６、セレクタ５１、デコーダ５２は第５図の従来例と
同様である。第２図において第５図と異なるところは、
第５図において、ＡＮＤゲート２１及び２２を設け、そ
れぞれの第１人力にはマイクロプロセッサから発生され
る試験モード信号が入力され、第２の入力にはマイクロ
プロセッサからの書込み信号Ｗ又は読出し信号Ｒが入力
される。ＡＮＤゲート２１の出力はバッファメモリ４の
エリア４１ 、４３ 、４４ 、４５の書込みイネーブ
ル端子ＷＥに入力される。ＡＮＤゲート２２の出力はバ
ッファメモリ４のエリア４２ 、４３ 、４４ 、４５
、４６の読出しイネーブル端子ＲＥに入力される。
４６、セレクタ５１、デコーダ５２は第５図の従来例と
同様である。第２図において第５図と異なるところは、
第５図において、ＡＮＤゲート２１及び２２を設け、そ
れぞれの第１人力にはマイクロプロセッサから発生され
る試験モード信号が入力され、第２の入力にはマイクロ
プロセッサからの書込み信号Ｗ又は読出し信号Ｒが入力
される。ＡＮＤゲート２１の出力はバッファメモリ４の
エリア４１ 、４３ 、４４ 、４５の書込みイネーブ
ル端子ＷＥに入力される。ＡＮＤゲート２２の出力はバ
ッファメモリ４のエリア４２ 、４３ 、４４ 、４５
、４６の読出しイネーブル端子ＲＥに入力される。
マイクロプロセッサによるバッファメモリ４の各エリア
の動作確認試験は次の通り行なう。
の動作確認試験は次の通り行なう。
システム運用中にエリアの試験を行う場合は、マイクロ
プロセッサがＣＣに対して試験するエリアを通知してそ
の使用を禁止させる。マイクロプロセッサはその後該当
エリアの試験を始める。尚、システム運用中でない場合
はＣＣに対する通知は不要である。具体的な動作をエリ
ア４１を例にとり以下説明する。
プロセッサがＣＣに対して試験するエリアを通知してそ
の使用を禁止させる。マイクロプロセッサはその後該当
エリアの試験を始める。尚、システム運用中でない場合
はＣＣに対する通知は不要である。具体的な動作をエリ
ア４１を例にとり以下説明する。
マイクロプロセッサ２は、試験モード信号と書込み信号
Ｗを発生すると共に、セレクト信号によりセレクタ５１
にＭＰＵアドレスバスを選択させる。次いでマイクロプ
ロセッサ２からバッファメモリ４の試験するエリア４１
のアドレスを送出する。デコーダ５２はセレクタ５１の
出力をデコードしてバッファメモリ４の８亥当エリア４
１のチップセレクト端子Ｃ８を順次イネーブルにする。
Ｗを発生すると共に、セレクト信号によりセレクタ５１
にＭＰＵアドレスバスを選択させる。次いでマイクロプ
ロセッサ２からバッファメモリ４の試験するエリア４１
のアドレスを送出する。デコーダ５２はセレクタ５１の
出力をデコードしてバッファメモリ４の８亥当エリア４
１のチップセレクト端子Ｃ８を順次イネーブルにする。
書込み信号ＷはＡＮＤゲー）２１を介してバッファメモ
リ４の１亥当エリア４１に与えられているので、マイク
ロプロセッサ２からの書込みデータはＭＰＵデータバス
２３を介してバッファメモリ４の富亥当エリア４１に書
込まれる０次いでマイクロプロセッサ２は書込み信号Ｗ
をオフにして読出し信号を発生し、ＭＰＵアドレスバス
にバッファメモリ４の該当エリア４１のアドレスを送出
する。この結果デコーダ５２はセレクタ５１の出力をデ
コードしてバッファメモリ４の該当エリア４１のチップ
セレクト端子Ｃ８を順次イネーブルにする。読出し信号
Ｒはバッファメモリ４の該当エリア４１に与えられてい
るので、該当エリア４１のデータは順次ＭＰＵアドレス
バスに読出される。この読出したデータを書込んだデー
タと比較することによりバッファメモリの動作正常性が
試験される。
リ４の１亥当エリア４１に与えられているので、マイク
ロプロセッサ２からの書込みデータはＭＰＵデータバス
２３を介してバッファメモリ４の富亥当エリア４１に書
込まれる０次いでマイクロプロセッサ２は書込み信号Ｗ
をオフにして読出し信号を発生し、ＭＰＵアドレスバス
にバッファメモリ４の該当エリア４１のアドレスを送出
する。この結果デコーダ５２はセレクタ５１の出力をデ
コードしてバッファメモリ４の該当エリア４１のチップ
セレクト端子Ｃ８を順次イネーブルにする。読出し信号
Ｒはバッファメモリ４の該当エリア４１に与えられてい
るので、該当エリア４１のデータは順次ＭＰＵアドレス
バスに読出される。この読出したデータを書込んだデー
タと比較することによりバッファメモリの動作正常性が
試験される。
エリア４１の動作を説明したがエリア４２や４３なども
同様に行う、エリア４２の場合はＷで書き込み、試験モ
ード信号とＲとで読み出す点が、エリア４３の場合は試
験モード信号とＷとで書き込み、試験モード信号とＲと
で読み出す点が、それぞれエリア４１の場合と異なる点
である。以上の動作を繰りかえして行うことにより、一
つのエリアだけでなく全エリアに対しての試験が可能で
ある。
同様に行う、エリア４２の場合はＷで書き込み、試験モ
ード信号とＲとで読み出す点が、エリア４３の場合は試
験モード信号とＷとで書き込み、試験モード信号とＲと
で読み出す点が、それぞれエリア４１の場合と異なる点
である。以上の動作を繰りかえして行うことにより、一
つのエリアだけでなく全エリアに対しての試験が可能で
ある。
試験モードが終了すると、通常の運用となり、従来同様
にマイクロプロセッサ２からの書込みはエリア４２及び
４６に限られ、読出しはエリア４１からに限られる。
にマイクロプロセッサ２からの書込みはエリア４２及び
４６に限られ、読出しはエリア４１からに限られる。
セレクト信号によりＣＣアドレスバスを選択したときは
、中央制御装置（ＣＣ）１からの書込みデータ及びバッ
ファメモリから中央制御装置（ＣＧ）１への読出しデー
タはＣＣデータバス２４を介して転送される。
、中央制御装置（ＣＣ）１からの書込みデータ及びバッ
ファメモリから中央制御装置（ＣＧ）１への読出しデー
タはＣＣデータバス２４を介して転送される。
以上説明したように、本発明によれば、中央制御装置と
接続される各バスインタフェースユニットに含まれるバ
ッファメモリの動作正常性の試験を、中央制御装置や特
別の試験装置を用いずに、運用中においてもマイクロプ
ロセッサにより容易に行なうことが可能になるという効
果が得られる。
接続される各バスインタフェースユニットに含まれるバ
ッファメモリの動作正常性の試験を、中央制御装置や特
別の試験装置を用いずに、運用中においてもマイクロプ
ロセッサにより容易に行なうことが可能になるという効
果が得られる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示すブロック図、第３図は
本発明の背景技術であるデータ通信方式を示すブロック
図、 第４図はバスインタフェースユニットの構成を示すブロ
ック図、 第５図は従来のメモリ動作確認試験を示すブロック図で
ある。 １・・・中央制御装置、 ２−Ｌ２−２、・・・マイクロプロセッサ、３−１．３
−２、・・・バスインタフェースユニット、４−１．４
−２、・・・バッファメモリ。 本発明の原理ブロック図 第１因 本発明の実施例 データ通信方式 ハスインタフェースユニｙ ） ｆ）’Ｉｔ成第成因 ４図のメモリ動作Ｎｕ方式
本発明の背景技術であるデータ通信方式を示すブロック
図、 第４図はバスインタフェースユニットの構成を示すブロ
ック図、 第５図は従来のメモリ動作確認試験を示すブロック図で
ある。 １・・・中央制御装置、 ２−Ｌ２−２、・・・マイクロプロセッサ、３−１．３
−２、・・・バスインタフェースユニット、４−１．４
−２、・・・バッファメモリ。 本発明の原理ブロック図 第１因 本発明の実施例 データ通信方式 ハスインタフェースユニｙ ） ｆ）’Ｉｔ成第成因 ４図のメモリ動作Ｎｕ方式
Claims (1)
- 【特許請求の範囲】 中央制御装置（１）と、 複数のマイクロプロセッサ（２−１、２−２、・・・）
と、該中央制御装置（１）と該マイクロプロセッサ（２
−１、２−２、・・・）の各々との間に介在するバスイ
ンタフェースユニット（３−１、３−２、・・・）を備
え、該バスインタフェースユニット（３−１、３−２、
・・・）の各々はバッファメモリ（４−１、４−２、・
・・）を備え運用中は、該マイクロプロセッサから該バ
ッファメモリへのアクセスが該バッファメモリの特定エ
リアに限定されているデータ通信方式において、該バッ
ファメモリを試験する試験モードを設け、該試験モード
では該マイクロプロセッサから該バッファメモリの全エ
リアに対するアクセスを可能にしたことを特徴とするメ
モリ動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115877A JPS63281542A (ja) | 1987-05-14 | 1987-05-14 | メモリ動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115877A JPS63281542A (ja) | 1987-05-14 | 1987-05-14 | メモリ動作確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63281542A true JPS63281542A (ja) | 1988-11-18 |
Family
ID=14673376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115877A Pending JPS63281542A (ja) | 1987-05-14 | 1987-05-14 | メモリ動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63281542A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6172346A (ja) * | 1984-09-17 | 1986-04-14 | Nec Corp | メモリ診断制御方式 |
| JPS61139858A (ja) * | 1984-12-12 | 1986-06-27 | Fuji Electric Co Ltd | デユアルポ−トメモリアクセス制御方式 |
-
1987
- 1987-05-14 JP JP62115877A patent/JPS63281542A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6172346A (ja) * | 1984-09-17 | 1986-04-14 | Nec Corp | メモリ診断制御方式 |
| JPS61139858A (ja) * | 1984-12-12 | 1986-06-27 | Fuji Electric Co Ltd | デユアルポ−トメモリアクセス制御方式 |
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