JPH02216565A - メモリテスト回路 - Google Patents
メモリテスト回路Info
- Publication number
- JPH02216565A JPH02216565A JP1037403A JP3740389A JPH02216565A JP H02216565 A JPH02216565 A JP H02216565A JP 1037403 A JP1037403 A JP 1037403A JP 3740389 A JP3740389 A JP 3740389A JP H02216565 A JPH02216565 A JP H02216565A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- selector
- test
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 50
- 238000012360 testing method Methods 0.000 title claims abstract description 32
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリテスト回路、特に、複数のバンクメモリ
を同時にテストするメモリテスト回路に関する。
を同時にテストするメモリテスト回路に関する。
従来のメモリテスト回路は、複数のバンクメモリをシリ
アルにアクセスし、テストデータの書込み／読出し／デ
ータチエツクをすべてプロセッサを用いて行なっていた
。
アルにアクセスし、テストデータの書込み／読出し／デ
ータチエツクをすべてプロセッサを用いて行なっていた
。
上述した従来のメモリテスト回路は、大容量のメモリに
対しては、メモリテストを終了するまでに、かなり多く
の時間を必要とするという欠点があった。
対しては、メモリテストを終了するまでに、かなり多く
の時間を必要とするという欠点があった。
本発明のメモリテスト回路は、複数のバンクメモリを同
時にアクセスするメモリセレクタと、前記複数のバンク
メモリの出力を自動的に選択し出力するデータセレクタ
と、前記データセレクタから出力されたデータとテスト
データとの比較を行なうデータ比較器とを含んで構成さ
れる。
時にアクセスするメモリセレクタと、前記複数のバンク
メモリの出力を自動的に選択し出力するデータセレクタ
と、前記データセレクタから出力されたデータとテスト
データとの比較を行なうデータ比較器とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すメモリテスト回路は、バンクメモリ２〜５
をテストする場合、プロセッサ１６はテストモードレジ
スタ１にメモリテストモードであることを示すため“１
°°をセットする。
をテストする場合、プロセッサ１６はテストモードレジ
スタ１にメモリテストモードであることを示すため“１
°°をセットする。
次にプロセッサ１６はテストデータをデータレジスタ１
４にセットする。
４にセットする。
以上が終了すると、プロセッサ１６はバンクメモリ２に
テストデータをストアしていくが、メモリテストモード
の場合、メモリセレクタ７はバンクメモリ３〜５にもチ
ップセレクト信号を出すため、テストデータがバンクメ
モリ２〜５に、それぞれ同時にストアされる。
テストデータをストアしていくが、メモリテストモード
の場合、メモリセレクタ７はバンクメモリ３〜５にもチ
ップセレクト信号を出すため、テストデータがバンクメ
モリ２〜５に、それぞれ同時にストアされる。
プロセッサ１６はバンクメモリ２〜５にテストデータの
ストアを完了すると、バンクメモリ２の内容の読出しを
開始するが、メモリテストモードの場合、メモリセレク
タ７はバンクメモリ３〜５にもチップセレクト信号を出
すため、バンクメモリ２〜５からそれぞれ同時にデータ
が読出される。
ストアを完了すると、バンクメモリ２の内容の読出しを
開始するが、メモリテストモードの場合、メモリセレク
タ７はバンクメモリ３〜５にもチップセレクト信号を出
すため、バンクメモリ２〜５からそれぞれ同時にデータ
が読出される。
この時、セレクタ制御１２はメモリ出力選択信号をデー
タセレクタ１３に与え、データセレクタ１３で選択され
たメモリ出力データはデータ比較器１５に与えられ、デ
ータレジスタ１４の出力と比較される。
タセレクタ１３に与え、データセレクタ１３で選択され
たメモリ出力データはデータ比較器１５に与えられ、デ
ータレジスタ１４の出力と比較される。
この動作は、プロセッサ１６がバンクメモリ２の読出し
サイクル内に完了する。この場合、プロセッサ１６はバ
ンクメモリ２の読出しを行なうだけでよく、読出しデー
タのチエツクは不用である。
サイクル内に完了する。この場合、プロセッサ１６はバ
ンクメモリ２の読出しを行なうだけでよく、読出しデー
タのチエツクは不用である。
このようにして、プロセッサ１６がバンクメモリ２のす
べての内容の読出しが完了した時、バンクメモリ２〜５
のチエツクがすべて完了する。
べての内容の読出しが完了した時、バンクメモリ２〜５
のチエツクがすべて完了する。
もし、チエツク中に比較エラーが発生するとデ・−夕比
較器１５から、割込み信号がプロセッサ１６に供給され
、比較エラーが通知されるため、プロセッサ１６はエラ
ー検出時の処理に移行することができる。
較器１５から、割込み信号がプロセッサ１６に供給され
、比較エラーが通知されるため、プロセッサ１６はエラ
ー検出時の処理に移行することができる。
本発明のメモリテスト回路は、複数のバンクメモリを同
時にアクセスし、テストすることにより、高速にメモリ
テスができるという効果がある。
時にアクセスし、テストすることにより、高速にメモリ
テスができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・テストモードレジスタ、２・・・・・・
バンクメモリ、７・・・・・・メモリセレクタ、１２・
・・・・・セレクタ制御、１３・・・・・−データセレ
クタ、１４・・・・・・データレジスタ、１５・・・・
・・データ比較器、１６・・・・・・プロセッサ、 代理人 弁理士 内 原 晋
バンクメモリ、７・・・・・・メモリセレクタ、１２・
・・・・・セレクタ制御、１３・・・・・−データセレ
クタ、１４・・・・・・データレジスタ、１５・・・・
・・データ比較器、１６・・・・・・プロセッサ、 代理人 弁理士 内 原 晋
Claims (1)
- 複数のバンクメモリを同時にアクセスするメモリセレク
タと、前記複数のバンクメモリの出力を自動的に選択し
出力するデータセレクタと、前記データセレクタから出
力されたデータとテストデータとの比較を行なうデータ
比較器とを含むことを特徴とするメモリテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037403A JPH02216565A (ja) | 1989-02-17 | 1989-02-17 | メモリテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037403A JPH02216565A (ja) | 1989-02-17 | 1989-02-17 | メモリテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216565A true JPH02216565A (ja) | 1990-08-29 |
Family
ID=12496564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037403A Pending JPH02216565A (ja) | 1989-02-17 | 1989-02-17 | メモリテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331284B1 (ko) * | 1999-12-29 | 2002-04-06 | 박종섭 | 병렬테스트회로를 갖는 메모리장치 |
| US7275187B2 (en) * | 2002-08-30 | 2007-09-25 | Nec Electronics Corporation | Test circuit for memory |
-
1989
- 1989-02-17 JP JP1037403A patent/JPH02216565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331284B1 (ko) * | 1999-12-29 | 2002-04-06 | 박종섭 | 병렬테스트회로를 갖는 메모리장치 |
| US7275187B2 (en) * | 2002-08-30 | 2007-09-25 | Nec Electronics Corporation | Test circuit for memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100488232B1 (ko) | 집적 ｄｍａ 제어기를 이용한 집적 메모리 테스트 방법 | |
| JPH02220293A (ja) | 二重ポート読出し／書込みメモリー | |
| JPH02216565A (ja) | メモリテスト回路 | |
| KR100286186B1 (ko) | 원 칩 클럭 동기식 메모리 장치 | |
| KR100771263B1 (ko) | 메모리 어레이 테스트 방법과 이를 구현하기 위해 배열된메모리 기반 디바이스 | |
| JPS6325749A (ja) | 半導体記憶素子 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JPS6153579A (ja) | 論理回路機能試験機 | |
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JP2505571B2 (ja) | 記憶装置の診断方法 | |
| JPH0258800A (ja) | 半導体メモリ用オンチップテスト回路及びテスト方式 | |
| JPS6228874B2 (ja) | ||
| JPS6116094B2 (ja) | ||
| JPH04142641A (ja) | メモリ搭載パッケージ試験装置 | |
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
| JPH05101699A (ja) | メモリ装置 | |
| JPS62216059A (ja) | 記憶装置チエツク方式 | |
| JPH0289300A (ja) | 半導体メモリ素子 | |
| JPH04106647A (ja) | メモリ診断方式 | |
| JPS6011400B2 (ja) | Ｉｃ試験装置 | |
| JPS63195758A (ja) | メモリ診断方式 | |
| JPH01261751A (ja) | メモリ制御方式 | |
| JPS61271700A (ja) | メモリ試験装置 | |
| JPS62223894A (ja) | 半導体記憶装置 | |
| JPH0764871A (ja) | 自己点検機能付きメモリ回路 |