JPH0764871A - 自己点検機能付きメモリ回路 - Google Patents
自己点検機能付きメモリ回路Info
- Publication number
- JPH0764871A JPH0764871A JP5213263A JP21326393A JPH0764871A JP H0764871 A JPH0764871 A JP H0764871A JP 5213263 A JP5213263 A JP 5213263A JP 21326393 A JP21326393 A JP 21326393A JP H0764871 A JPH0764871 A JP H0764871A
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- JP
- Japan
- Prior art keywords
- memory
- memory cell
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】電源投入時または任意のタイミングにて内部メ
モリセルの点検を行い、その結果を出力することでプロ
セッサによるソフトウェア形式でのメモリ点検を不要と
し、プロセッサのプログラムの即座実行，複数のメモリ
同時点検，および高速処理を可能とする。 【構成】電源投入時または任意のタイミングにおいて、
点検部１から点検用データをメモリセル３に書き込むと
同時にレジスタ（１）４に登録し、再び読み出したデー
タをレジスタ（２）５に登録して両者を比較部２にて比
較し、そのデータの良否を外部へ正常エラー出力１１１
として出力する。点検後は切替部２にて外部信号を入力
し、通常のメモリ回路と同様の動作を行なう。切替部２
は点検と通常動作を切り替える。
モリセルの点検を行い、その結果を出力することでプロ
セッサによるソフトウェア形式でのメモリ点検を不要と
し、プロセッサのプログラムの即座実行，複数のメモリ
同時点検，および高速処理を可能とする。 【構成】電源投入時または任意のタイミングにおいて、
点検部１から点検用データをメモリセル３に書き込むと
同時にレジスタ（１）４に登録し、再び読み出したデー
タをレジスタ（２）５に登録して両者を比較部２にて比
較し、そのデータの良否を外部へ正常エラー出力１１１
として出力する。点検後は切替部２にて外部信号を入力
し、通常のメモリ回路と同様の動作を行なう。切替部２
は点検と通常動作を切り替える。
Description
【０００１】
【産業上の利用分野】本発明は自己点検機能付きメモリ
回路に関し、特に記憶動作に関する自己点検機能を付加
した自己点検機能付きメモリ回路に関する。
回路に関し、特に記憶動作に関する自己点検機能を付加
した自己点検機能付きメモリ回路に関する。
【０００２】
【従来の技術】従来のメモリ回路の記憶動作の点検は、
図２に示すように、メモリ回路８をプロセッサ７と接続
し、ソフトウェアによってメモリ回路の記憶動作の良否
の判定を行っていた。
図２に示すように、メモリ回路８をプロセッサ７と接続
し、ソフトウェアによってメモリ回路の記憶動作の良否
の判定を行っていた。
【０００３】次に、図３により従来の点検動作を説明す
る。
る。
【０００４】従来ソフトウェアによりメモリ回路の良否
の判断を行っており、その一例としての動作フローチャ
ートは図３の通りである。プロセッサ７は点検に際して
任意の点検データを外部データ３０５として外部書込み
信号１０３でメモリ回路８の外部アドレス３０４に書き
込み（ステップ２０１）、書き込んだデータと同じアド
レスから再び外部読出し信号３０３で読み出し（ステッ
プ２０２）、事前に書き込んだデータと同じアドレスか
ら読み出したデータとを比較し（ステップ２０３，２０
４）、この一連の動作をメモリの最終番地まで行い（ス
テップ２０５，２０６，２０７）、メモリ回路８の点検
を終了する。
の判断を行っており、その一例としての動作フローチャ
ートは図３の通りである。プロセッサ７は点検に際して
任意の点検データを外部データ３０５として外部書込み
信号１０３でメモリ回路８の外部アドレス３０４に書き
込み（ステップ２０１）、書き込んだデータと同じアド
レスから再び外部読出し信号３０３で読み出し（ステッ
プ２０２）、事前に書き込んだデータと同じアドレスか
ら読み出したデータとを比較し（ステップ２０３，２０
４）、この一連の動作をメモリの最終番地まで行い（ス
テップ２０５，２０６，２０７）、メモリ回路８の点検
を終了する。
【０００５】
【発明が解決しようとする課題】この従来のメモリ回路
の記憶動作の点検では、メモリ回路の点検をソフトウェ
アで行っていることから、メモリ回路の点検が終了する
まで本来のプログラム動作が行えず、さらに点検にかか
る時間がプログラムの実行速度に依存し、また複数のメ
モリ回路を同時に点検することができないという問題点
があった。
の記憶動作の点検では、メモリ回路の点検をソフトウェ
アで行っていることから、メモリ回路の点検が終了する
まで本来のプログラム動作が行えず、さらに点検にかか
る時間がプログラムの実行速度に依存し、また複数のメ
モリ回路を同時に点検することができないという問題点
があった。
【０００６】本発明の目的は上述した問題点を解決し、
プロセッサによるソフトウェアの動作を介在させずハー
ドウェアでメモリ点検を行なうことにより、プロセッサ
によるプログラムの実行を即座にかつ高速に行なうこと
ができ、さらに複数のメモリの同時点検も可能な自己点
検機能付きメモリ回路を提供することにある。
プロセッサによるソフトウェアの動作を介在させずハー
ドウェアでメモリ点検を行なうことにより、プロセッサ
によるプログラムの実行を即座にかつ高速に行なうこと
ができ、さらに複数のメモリの同時点検も可能な自己点
検機能付きメモリ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の自己点検機能付
きメモリ回路は、記憶動作を行なうメモリセルと、外部
クロックを入力可能とし前記メモリセルに対する読み／
書き制御を内部もしくは外部に切り替える切替制御信号
とメモリ点検用データとを出力する点検部と、前記切替
制御信号を受けて前記メモリセルに対する読み／書き制
御を内部もしくは外部に切り替える切替部と、前記点検
部から出力した前記メモリ点検用データを保存する第一
のレジスタと、前記メモリセルから読み出した前記メモ
リ点検用データを保存する第二のレジスタと、前記第一
のレジスタと前記第二のレジスタとに保存した前記メモ
リ点検用データを比較して前記メモリセルの記憶動作を
点検する比較部とを備える。
きメモリ回路は、記憶動作を行なうメモリセルと、外部
クロックを入力可能とし前記メモリセルに対する読み／
書き制御を内部もしくは外部に切り替える切替制御信号
とメモリ点検用データとを出力する点検部と、前記切替
制御信号を受けて前記メモリセルに対する読み／書き制
御を内部もしくは外部に切り替える切替部と、前記点検
部から出力した前記メモリ点検用データを保存する第一
のレジスタと、前記メモリセルから読み出した前記メモ
リ点検用データを保存する第二のレジスタと、前記第一
のレジスタと前記第二のレジスタとに保存した前記メモ
リ点検用データを比較して前記メモリセルの記憶動作を
点検する比較部とを備える。
【０００８】また本発明の自己点検機能付きメモリ回路
は、前記メモリ点検用データが、前記第一のレジスタに
書き込まれると同時に前記メモリセルに書き込まれる構
成を有する。
は、前記メモリ点検用データが、前記第一のレジスタに
書き込まれると同時に前記メモリセルに書き込まれる構
成を有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成を示すブロック図で
ある。本実施例は、メモリの読み書き制御を内部または
外部に切り替える切替信号とメモリ点検用データとを出
力する点検部１と、点検部１の出力する切替信号によっ
てメモリ読み書き制御を内部または外部に切り替える切
替部２と、記憶動作を行うメモリセル３と、点検部１か
ら読み出したデータを保存する第一のレジスタとしての
レジスタ（１）と、メモリセル３から読み出したデータ
を保存する第二のレジスタとしてのレジスタ（２）５
と、レジスタ（１）およびレジスタ（２）から出力され
た２つのデータを比較する比較部６とを備える。
る。図１は本発明の一実施例の構成を示すブロック図で
ある。本実施例は、メモリの読み書き制御を内部または
外部に切り替える切替信号とメモリ点検用データとを出
力する点検部１と、点検部１の出力する切替信号によっ
てメモリ読み書き制御を内部または外部に切り替える切
替部２と、記憶動作を行うメモリセル３と、点検部１か
ら読み出したデータを保存する第一のレジスタとしての
レジスタ（１）と、メモリセル３から読み出したデータ
を保存する第二のレジスタとしてのレジスタ（２）５
と、レジスタ（１）およびレジスタ（２）から出力され
た２つのデータを比較する比較部６とを備える。
【００１０】電源投入時または外部からの任意のタイミ
ングにおいて点検部１から切替制御信号１０１を出力
し、これによって切替部２を内部接続に切り替えた後、
任意の点検用の内部データ１０９を内部アドレス１０８
によりメモリセル３に内部書き込み信号１０７で書き込
みむと同時にレジスタ（１）４にも書き込む。次に、点
検部１は、メモリセル３に書き込んだときと同じアドレ
スからメモリセル３のデータを内部読出し信号１０６で
読み出し、レジスタ（２）５に読出しデータ１０８とし
て保存する。点検部１は、この一連の動作をメモリセル
３の開始アドレスから最終アドレスまで行い、最終アド
レスに達すると点検動作を終了して切替部２を外部入力
接続状態へ切り替える。切替部２は、外部信号の外部読
出し信号１０２，外部書込み信号１０３，外部アドレス
１０４および外部データ１０５を入力するように切り替
わり、以後通常のメモリの動作状態となる。
ングにおいて点検部１から切替制御信号１０１を出力
し、これによって切替部２を内部接続に切り替えた後、
任意の点検用の内部データ１０９を内部アドレス１０８
によりメモリセル３に内部書き込み信号１０７で書き込
みむと同時にレジスタ（１）４にも書き込む。次に、点
検部１は、メモリセル３に書き込んだときと同じアドレ
スからメモリセル３のデータを内部読出し信号１０６で
読み出し、レジスタ（２）５に読出しデータ１０８とし
て保存する。点検部１は、この一連の動作をメモリセル
３の開始アドレスから最終アドレスまで行い、最終アド
レスに達すると点検動作を終了して切替部２を外部入力
接続状態へ切り替える。切替部２は、外部信号の外部読
出し信号１０２，外部書込み信号１０３，外部アドレス
１０４および外部データ１０５を入力するように切り替
わり、以後通常のメモリの動作状態となる。
【００１１】レジスタ（１）４およびレジスタ（２）５
に入力された２つの点検用のデータは比較部６において
一致の有無が比較され、比較部６は常にその結果を正常
／エラー出力１１１として出力する。
に入力された２つの点検用のデータは比較部６において
一致の有無が比較され、比較部６は常にその結果を正常
／エラー出力１１１として出力する。
【００１２】点検部１および比較部６は、いずれもリセ
ット入力１１０でリセットされる。
ット入力１１０でリセットされる。
【００１３】こうして、プロセッサによるソフトウェア
の動作に代えてハードウェアでメモリの記憶動作の点検
を行なうことにより、プロセッサではプログラムの実行
処理を即座に行なうことができ、また外部クロック１０
７の高速化で低速のプロセッサのメモリ点検の高速化も
可能で、しかも複数のメモリの同時点検もできる。
の動作に代えてハードウェアでメモリの記憶動作の点検
を行なうことにより、プロセッサではプログラムの実行
処理を即座に行なうことができ、また外部クロック１０
７の高速化で低速のプロセッサのメモリ点検の高速化も
可能で、しかも複数のメモリの同時点検もできる。
【００１４】
【発明の効果】以上説明したように本発明は、プロセッ
サによるソフトウェアの動作を介在させずにハードウェ
アでメモリの点検が行なうことにより、プロセッサはプ
ログラムの実行を即座に行なうことができ、かつ外部ク
ロックを高速化することで低速のプロセッサを使用して
もメモリの点検が高速に行え、また複数のメモリの同時
点検も行なうことができるという効果がある。
サによるソフトウェアの動作を介在させずにハードウェ
アでメモリの点検が行なうことにより、プロセッサはプ
ログラムの実行を即座に行なうことができ、かつ外部ク
ロックを高速化することで低速のプロセッサを使用して
もメモリの点検が高速に行え、また複数のメモリの同時
点検も行なうことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来のメモリ点検のための構成を示すブロック
図である。
図である。
【図３】従来のメモリ点検の動作を示すフローチャート
である。
である。
１ 点検部 ２ 切替部 ３ メモリセル ４ レジスタ（１） ５ レジスタ（２） ６ 比較部 ７ プロセッサ ８ メモリ
Claims (2)
- 【請求項１】 記憶動作を行なうメモリセルと、外部ク
ロックを入力可能とし前記メモリセルに対する読み／書
き制御を内部もしくは外部に切り替える切替制御信号と
メモリ点検用データとを出力する点検部と、前記切替制
御信号を受けて前記メモリセルに対する読み／書き制御
を内部もしくは外部に切り替える切替部と、前記点検部
から出力した前記メモリ点検用データを保存する第一の
レジスタと、前記メモリセルから読み出した前記メモリ
点検用データを保存する第二のレジスタと、前記第一の
レジスタと前記第二のレジスタとに保存した前記メモリ
点検用データを比較して前記メモリセルの記憶動作を点
検する比較部とを備えることを特徴とする自己点検機能
付きメモリ回路。 - 【請求項２】 前記メモリ点検用データが、前記第一の
レジスタに書き込まれると同時に前記メモリセルに書き
込まれることを特徴とする請求項１記載の自己点検機能
付きメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213263A JPH0764871A (ja) | 1993-08-30 | 1993-08-30 | 自己点検機能付きメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213263A JPH0764871A (ja) | 1993-08-30 | 1993-08-30 | 自己点検機能付きメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764871A true JPH0764871A (ja) | 1995-03-10 |
Family
ID=16636207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5213263A Pending JPH0764871A (ja) | 1993-08-30 | 1993-08-30 | 自己点検機能付きメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764871A (ja) |
-
1993
- 1993-08-30 JP JP5213263A patent/JPH0764871A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |