JP4253715B2 - プロセッサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、プロセッサに関する。
【0002】
【従来の技術】
従来より、プロセッサを装置に搭載した場合には、装置使用前にプロセッサの精度等をテストすることが行われている。高速動作可能なプロセッサをテストする場合、プロセッサには外部に備えられたテスタから高速でテストパターン(テスト用プログラム)が入力され、プロセッサはこのテストパターンを実行して実行結果を出力する。
【0003】
入力されたテストパターンを実行することによってプロセッサから出力された実行結果は、外部に備えられたテスタに入力される。テスタでは、実行結果を予め定められた期待値と比較する。テスタによって実行結果が期待値と一致していると判定された場合には、プロセッサが所望の精度であると判断することができる。
【0004】
【発明が解決しようとする課題】
しかしながら、従来の高速動作可能なプロセッサでは、高速なインターフェースが可能なテスタを配設し、プロセッサの処理速度に対応する速度(高速)でテストパターンを入力する必要がある。このため、既存のテスタ(低速テスタ)の能力を上回るプロセッサのテストを行おうとすると、プロセッサの処理速度の方が速いのでテストすることができなくなる。すなわち、既存のテスタは高速なインターフェースが不可能であるため、テスタの能力を上回るプロセッサに対してはテストすることができないという問題が生じる。従って、高速動作可能なプロセッサの精度等をテストする場合に既存のテスタを用いることは困難である。
【0005】
また、高速動作可能なプロセッサでは、テスタから高速でテストパターンを入力するため、テストパターンの語長分の端子を実装する必要がある。このため、テストパターンの語長が長くなるに伴ってプロセッサに実装するべき端子数が増大するという問題が発生する。
【0006】
本発明は上記問題点を解消するためになされたもので、既存のテスタを用いてテストすることができるプロセッサを提供することを目的とする。
【0007】
また、実装する端子の数を低減することができるプロセッサを提供することを目的としている。
【0008】
【課題を解決するための手段】
上記目的を達成するために請求項1に記載の発明は、テスト条件設定命令のビット数よりも少ないビット数のテストバス端子に接続されると共に、複数の記憶領域によって構成され、前記テストバス端子のビット数に応じて分割されて外部から入力されたテスト条件設定命令を前記複数の記憶領域のうち指定された記憶領域に記憶する第1の記憶手段と、動作モードを低速又は高速に切替える切替手段と、高速で実行されるテスト用プログラムを記憶する第2の記憶手段と、前記第1の記憶手段に記憶された前記テスト条件設定命令を読み込んでテスト条件を設定し、前記切替手段によって動作モードが高速に切替えられた場合に前記テスト条件に基づくテスト用プログラムを前記第2の記憶手段から読み込んで実行する実行手段と、前記実行手段による実行結果を記憶する第3の記憶手段と、を有している。
【0009】
請求項1に記載の発明のプロセッサには、テスト条件設定命令のビット数よりも少ないビット数のテストバス端子に接続されると共に、複数の記憶領域によって構成され、前記テストバス端子のビット数に応じて分割されて外部から入力されたテスト条件設定命令を前記複数の記憶領域のうち指定された記憶領域に記憶する第1の記憶手段が設けられている。テスト条件設定命令とは、プロセッサの精度等をいずれの方法でテストするかを指示する命令である。また、プロセッサには、動作モードを低速又は高速に切替える切替手段、及びテスト用プログラムが記憶された第2の記憶手段が設けられている。第2の記憶手段に記憶されたテスト用プログラムは、高速で実行される。
【0010】
さらに、プロセッサには、第1の記憶手段に記憶されたテスト条件設定命令を1命令ずつ読み込んでテスト条件を設定すると共に、設定されたテスト条件に基づくテスト用プログラムを第2の記憶手段から読み込んで実行する実行手段が設けられている。実行手段がテスト条件を設定する際、動作モードは低速に切替えられている。一方、実行手段がテスト用プログラムを実行する際、切替手段によって動作モードは高速に切替えられる。すなわち、テスト用プログラムは高速で実行される。この実行手段によるテスト用プログラムの実行結果は、第3の記憶手段に記憶される。
【0011】
以上のように、動作モードを低速又は高速に切替えることができるので、外部からのテスト条件設定命令の入力等の外部インターフェースは低速で行い、テスト用プログラムの実行等の内部動作は高速で行うことができる。従って、既存のテスタを用いてプロセッサをテストすることができる。
【0013】
請求項1に記載の発明のプロセッサによれば、外部から入力されたテスト条件設定命令を記憶する第1の記憶手段は、テスト条件設定命令のビット数よりも少ないビット数のテストバス端子に接続されると共に、入力されたテスト条件設定命令を分割して記憶することができるように複数の記憶領域によって構成されている。これにより、テスト条件設定命令をテストバス端子のビット数に応じて分割して入力することができるため、プロセッサに実装する端子数を低減することができる。
【0014】
従って、外部から入力されるテスト条件設定命令等の命令語長が長くなった場合においても複雑化することなくプロセッサを構成することができる。
【0018】
【発明の実施の形態】
[第1の実施の形態]
図1には、本第1の実施の形態に係る高速動作可能なプロセッサ10及びテスト用のパラメータを設定するテスタ22が示されている。
【0019】
図1に示されるように、プロセッサ10は、プロセッサコア12、24ビットのテスト用レジスタ14、24ビットのプログラムROM16、データRAM18、及びテスト付加回路20を含んで構成されている。
【0020】
テスト用レジスタ14には、24ピンのテストバス端子TD、1ピンのテストライト端子TWR、及び1ピンのテストリード端子TRDが備えられている。これらのテストバス端子TD、テストライト端子TWR及びテストリード端子TRDは、それぞれテスタ22に接続されている。
【0021】
テスタ22には、上記テストバス端子TD、テストライト端子TWR、及びテストリード端子TRDに加えてテストコントロール端子TCNTの一端が接続されている。テストコントロール端子TCNTの他端は、テスト付加回路20に接続されている。
【0022】
テスト付加回路20は、テスタ22が出力するテストコントロール信号等によってプロセッサコア12の動作を制御するもので、プロセッサコア12を1マシンサイクルだけホールド状態を解除してプロセッサコア12に1命令ずつ実行させるためのシングルステップ機能等を備えている。
【0023】
プロセッサコア12がシングルステップ機能によって動作する場合には、ホールド状態の解除とセットが繰り返されるため動作モードが低速になる。一方、プロセッサコア12がテスト用プログラムを実行する場合には、ホールド状態の解除が継続されるため動作モードは高速になる。プロセッサコア12が高速で実行するテスト用プログラムは、プログラムROM16に予め記憶されている。また、プロセッサコア12がテスト用プログラムを実行することによって得られる結果(実行結果)はデータRAM18に記憶される。
【0024】
次に、本発明の第1の実施の形態の作用を図2に示されるテスト付加回路20で実行される制御ルーチン、図3に示されるプロセッサコア12で実行される制御ルーチン及び図4に示されるタイミングチャートを参照して説明する。
【0025】
テスト条件設定命令をテスト用レジスタ14に書き込む際には、テスタ22からテストライト信号をテスト用レジスタ14に出力し、テストバス端子TDを介してテスタ22から24ビットのテスト条件設定命令をテスト用レジスタ14に出力する(図4のA領域参照)。このとき、テスト用レジスタ14には、テストバス端子TDが24ピン備えられているため、テスタ22から出力される24ビットのテスト条件設定命令はテスト用レジスタ14にパラレルで入力され書き込まれる。
【0026】
ここで、図2に示されるテスト付加回路20で実行される制御ルーチンを参照し、テスト付加回路20の制御について説明する。
【0027】
ステップ100では、テスタ22が出力したテスト条件設定命令がテスト用レジスタ14に書き込まれたか否かを判定する。この判定は、所定時間が経過したときにテスタ22がテストライト信号を出力していないことを検出したか否かを判断することにより判定される。すなわち、所定時間が経過してもテスタ22がテストライト信号を出力していないことを検出した場合に、テスト用レジスタ14に対するテスト条件設定命令の書き込みが終了したと判定する。
【0028】
ステップ100においてテスト条件設定命令の書き込みが終了したと判定された場合には、ステップ102に移行し、テスタ22が出力するテストコントロール信号が入力されたか否かを判定する。
【0029】
このステップ102において、テストコントロール信号が入力されていないと判定された場合には、ステップ104に移行してプロセッサコア12のホールド状態を解除する。次のステップ106では、所定クロックT1 (図4参照)が経過したか否かを判定する。このステップ106において所定クロックT1 が経過したと判定された場合には、ステップ112に移行する。ステップ112では、ステップ104で解除されたプロセッサコア12のホールド状態を再度セットして本制御ルーチンを終了する。
【0030】
この結果、図4のB領域に示されるように、プロセッサコア12は所定クロックT1 のホールド状態の解除とセットを繰り返す。
【0031】
一方、ステップ102においてテストコントロール信号が入力されたと判定された場合には、ステップ108に移行して前述したステップ104と同様に、プロセッサコア12のホールド状態を解除する。次のステップ110では、所定クロックT1 よりも長い所定クロックT2 (図4参照)が経過したか否かを判定する。ステップ110において所定クロックT2 が経過したと判定された場合には、ステップ112に移行してプロセッサコア12のホールド状態を再度セットし、本制御ルーチンを終了する。
【0032】
この結果、図4のC領域に示されるように、プロセッサコア12はホールド状態の解除を所定クロックT2 継続する。
【0033】
次に、図3に示されるプロセッサコア12で実行される制御ルーチンを参照してプロセッサコア12の制御を説明する。
【0034】
まず、ステップ120では、ホールド信号が入力されたか否かを判定する。このステップ120においてホールド信号が入力されたと判定された場合には、プロセッサコア12はホールド状態を継続する。
【0035】
一方、ステップ120においてホールド信号が入力されていないと判定された場合、すなわちプロセッサコア12のホールド状態が解除された場合には、ステップ122に移行する。ステップ122では、テストコントロール信号が入力されたことによってホールド状態が解除されたか否かを判定する。
【0036】
ステップ122において、テストコントロール信号が入力されずホールド状態が通常の状態で解除されたと判定された場合には、ステップ124に移行する。ステップ124では、テスト用レジスタ14に書き込まれているテスト条件設定命令を1命令実行し、次のステップ126において1命令に対するテスト条件をプロセッサコア12内に設定する。ステップ128では、ホールド信号が入力されたか否かを判定し、ホールド信号が入力された場合に本制御ルーチンを終了する。
【0037】
以上の結果、図4の領域Bに示されるように、所定クロックT1 のホールド状態の解除とセットが繰り返され、シングルステップ機能によって1命令ずつテスト条件設定命令が実行される。このとき、動作モードは低速になる。
一方、ステップ122においてテストコントロール信号が図4に示される所定タイミングSで入力されてホールド状態が解除されたと判定された場合には、ステップ130に移行する。ステップ130では、設定されたテスト条件に基づいたテスト用プログラム、すなわちテスト条件によってパラメータが定められたテスト用プログラムを図4に示される領域Cで実行する。このとき、ホールド状態の解除が継続しているので、テスト用プログラムは高速で実行される。次のステップ132では、テスト用プログラムを実行することによって得られた結果(実行結果)をデータRAM18に書き込む。テスト用プログラムの最後には、ホールド状態をセットするホールド命令が書き込まれている。このため、ステップ134では、ホールド命令を実行したか否かを判定し、ホールド命令を実行したときには制御ルーチンを終了する。この結果、テスト用プログラムの実行が終了した時点でホールド状態がセットされる。
【0038】
データRAM18に記憶されたテスト用プログラムの実行結果は、テスタ22からテストリード信号を出力し、テストバス端子TDを介して読み出される(図4に示されるD領域)。テスタ22は、入力された実行結果と予め定められた期待値を比較し、プロセッサ10の精度等をテストする。ここで、テスタ22が実行結果と期待値が一致していると判定した場合には、プロセッサ10が所望の精度であると判断する。
【0039】
以上により、動作モードを切替えてプロセッサの外部に設けられたテスタ等に対する外部インターフェースは低速で行い、プロセッサの内部動作は高速で行うことができるので、既存のテスタを用いてプロセッサをテストすることができる。
【0040】
[第2の実施の形態]
次に第2の実施の形態を説明する。本第2の実施の形態は、第1の実施の形態と略同様の構成があるため、同一部分には同一符号を付し詳細な説明を省略する。
【0041】
図5には、第2の実施の形態に係るプロセッサ30及びテスタ22が示されている。本第2の実施の形態に係るプロセッサ30は、第1の実施の形態で説明したプロセッサ10と同様に、高速動作可能なプロセッサである。
【0042】
第1の実施の形態では、テスト用レジスタ14に24ピンのテストインターフェース端子TDが備えられているのに対し、本第2の実施の形態のテスト用レジスタ32にはテストライト端子TWR及びテストリード端子TRDがそれぞれ1ピンずつ備えられていると共に、8ピンのテストインターフェース端子TDと2ピンのテストアドレス端子TAが備えられている。
【0043】
また、テスト用レジスタ32は、第1の実施の形態のテスト用レジスタ14と同様に24ビットのテスト設定命令を書き込むことができるようになっているが、それぞれ8ビットの3つのレジスタH、M、Lから構成されている。テスト用レジスタ32が3つに分割されていることにより、例えば24ビットのテスト設定命令を8ビットずつ分割して書き込むことができる。分割されたそれぞれのテスト設定命令をいずれのレジスタH、M、Lに書き込むかは、テストアドレス端子TAによって指示される。
【0044】
次に、図6に示されるタイミングチャートを参照して本第2の実施の形態に係るプロセッサ30の作用を説明する。
【0045】
テスト条件設定命令をテスト用レジスタ32に書き込む際には、テスタ22からテストライト信号をテスト用レジスタ14に出力し、テストバス端子TDを介してテスタ22からテスト条件設定命令をテスト用レジスタ14に出力する(図6のA領域参照)。このとき、テスタ22及びテスト用レジスタ14には、テストバス端子TDが8ピン備えられているため、24ビットのテスト条件設定命令は8ビットずつに分割されてシリアルで入力され、8ビット分がパラレルで書き込まれる。分割された8ビットのテスト条件設定命令を書き込むレジスタは、テストアドレス端子TAによって指示される。
【0046】
テスト用レジスタ32のレジスタH、M、Lのそれぞれに8ビットずつのテスト条件設定命令が書き込まれることにより、24ビットのテスト条件設定命令がテスト用レジスタ32に書き込まれると、前述した第1の実施の形態と同様の処理が行われる。すなわち、プロセッサコア12がテスト条件を設定し(図6に示されるB領域)、設定されたテスト条件に基づくテスト用プログラムを高速で実行する(図6に示されるC領域)と共にテスタ22がデータRAM18に記憶されたテスト用プログラムの実行結果を読み出し(図6に示されるD領域)、期待値と比較する。これにより、プロセッサ30をテストすることができる。
従って、第2の実施の形態に係るプロセッサは、テスト条件設定命令を分割して入力するので、テスト条件設定命令を入力するために実装する端子数を低減することができる。また、第1の実施の形態と同様に、動作モードを切替えてプロセッサの外部に備えられたテスタ等に対する外部インターフェースは低速で行い、内部動作は高速で行うことができるので、既存のテスタを用いてプロセッサのテストすることができる。
【0047】
【発明の効果】
以上説明したように本発明によれば、動作モードを切替えて外部インターフェースは低速で行い、内部動作は高速で行うことができるので、既存のテスタを用いてプロセッサをテストすることができる、という優れた効果を有する。
【0048】
また、テスト条件設定命令を分割して入力するので、プロセッサに実装する端子数を低減することができる、という優れた効果有する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るプロセッサの構成を示す概略構成図である。
【図2】プロセッサを構成するテスト付加回路で実行される制御ルーチンを示すフローチャートである。
【図3】プロセッサを構成するプロセッサコアで実行される制御ルーチンを示すフローチャートである。
【図4】第1の実施の形態に係るプロセッサの各信号の出力タイミングを示すタイミングチャートである。
【図5】本発明の第2の実施の形態に係るプロセッサの構成を示す概略構成図である。
【図6】第1の実施の形態に係るプロセッサの各信号の出力タイミングを示すタイミングチャートである。
【符号の説明】
10 プロセッサ
12 プロセッサコア(実行手段)
14 テスト用レジスタ(第1の記憶手段)
16 プログラムROM(第2の記憶手段)
18 データRAM(第3の記憶手段)
20 テスト付加回路(切替手段)
22 テスタ
32 テスト用レジスタ(第1の記憶手段)
Claims (1)
- テスト条件設定命令のビット数よりも少ないビット数のテストバス端子に接続されると共に、複数の記憶領域によって構成され、前記テストバス端子のビット数に応じて分割されて外部から入力されたテスト条件設定命令を前記複数の記憶領域のうち指定された記憶領域に記憶する第1の記憶手段と、
動作モードを低速又は高速に切替える切替手段と、
高速で実行するテスト用プログラムを記憶した第2の記憶手段と、
前記第1の記憶手段に記憶された前記テスト条件設定命令を読み込んでテスト条件を設定し、前記切替手段によって動作モードが高速に切替えられた場合に前記テスト条件に基づくテスト用プログラムを前記第2の記憶手段から読み込んで実行する実行手段と、
前記実行手段による実行結果を記憶する第3の記憶手段と、
を有するプロセッサ。
Priority Applications (1)
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JP10609898A JP4253715B2 (ja) | 1998-04-16 | 1998-04-16 | プロセッサ |
Applications Claiming Priority (1)
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JP10609898A JP4253715B2 (ja) | 1998-04-16 | 1998-04-16 | プロセッサ |
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JPH11304878A JPH11304878A (ja) | 1999-11-05 |
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JP10609898A Expired - Fee Related JP4253715B2 (ja) | 1998-04-16 | 1998-04-16 | プロセッサ |
Country Status (1)
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Families Citing this family (1)
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-
1998
- 1998-04-16 JP JP10609898A patent/JP4253715B2/ja not_active Expired - Fee Related
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