JPH11304878A - プロセッサ及びプロセッサのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 既存のテスタを用いてプロセッサの精度等を
テストする。 【解決手段】 プロセッサに備えられたテスト付加回路
は、テスタが出力するテストコントロール信号等によっ
てプロセッサコアの動作を制御するもので、プロセッサ
コアを１マシンサイクルだけホールド状態を解除してプ
ロセッサコアに１命令ずつ実行させるためのシングルス
テップ機能等を備えている。テスト条件設定命令をテス
ト用レジスタに書き込む場合及びテスト用プログラムの
実行結果を読み出す場合には、シングルステップ機能に
よりホールド状態の解除とセットを繰り返すため動作モ
ードは低速になる。一方、テスト用プログラムを実行す
る際には、ホールド状態の解除を継続するため動作モー
ドは高速になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ及びプ
ロセッサのテスト方法に関する。

【０００２】

【従来の技術】従来より、プロセッサを装置に搭載した
場合には、装置使用前にプロセッサの精度等をテストす
ることが行われている。高速動作可能なプロセッサをテ
ストする場合、プロセッサには外部に備えられたテスタ
から高速でテストパターン（テスト用プログラム）が入
力され、プロセッサはこのテストパターンを実行して実
行結果を出力する。

【０００３】入力されたテストパターンを実行すること
によってプロセッサから出力された実行結果は、外部に
備えられたテスタに入力される。テスタでは、実行結果
を予め定められた期待値と比較する。テスタによって実
行結果が期待値と一致していると判定された場合には、
プロセッサが所望の精度であると判断することができ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
高速動作可能なプロセッサでは、高速なインターフェー
スが可能なテスタを配設し、プロセッサの処理速度に対
応する速度（高速）でテストパターンを入力する必要が
ある。このため、既存のテスタ（低速テスタ）の能力を
上回るプロセッサのテストを行おうとすると、プロセッ
サの処理速度の方が速いのでテストすることができなく
なる。すなわち、既存のテスタは高速なインターフェー
スが不可能であるため、テスタの能力を上回るプロセッ
サに対してはテストすることができないという問題が生
じる。従って、高速動作可能なプロセッサの精度等をテ
ストする場合に既存のテスタを用いることは困難であ
る。

【０００５】また、高速動作可能なプロセッサでは、テ
スタから高速でテストパターンを入力するため、テスト
パターンの語長分の端子を実装する必要がある。このた
め、テストパターンの語長が長くなるに伴ってプロセッ
サに実装するべき端子数が増大するという問題が発生す
る。

【０００６】本発明は上記問題点を解消するためになさ
れたもので、既存のテスタを用いてテストすることがで
きるプロセッサ及びプロセッサのテスト方法を提供する
ことを目的とする。

【０００７】また、実装する端子の数を低減することが
できるプロセッサを提供することを目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、外部から入力されたテスト
条件設定命令を記憶する第１の記憶手段と、動作モード
を低速又は高速に切替える切替手段と、高速で実行され
るテスト用プログラムを記憶する第２の記憶手段と、前
記第１の記憶手段に記憶された前記テスト条件設定命令
を読み込んでテスト条件を設定し、前記切替手段によっ
て動作モードが高速に切替えられた場合に前記テスト条
件に基づくテスト用プログラムを前記第２の記憶手段か
ら読み込んで実行する実行手段と、前記実行手段による
実行結果を記憶する第３の記憶手段と、を有している。

【０００９】請求項１に記載の発明のプロセッサには、
外部から入力されたテスト条件設定命令を記憶する第１
の記憶手段が設けられている。テスト条件設定命令と
は、プロセッサの精度等をいずれの方法でテストするか
を指示する命令である。また、プロセッサには、動作モ
ードを低速又は高速に切替える切替手段、及びテスト用
プログラムが記憶された第２の記憶手段が設けられてい
る。第２の記憶手段に記憶されたテスト用プログラム
は、高速で実行される。

【００１０】さらに、プロセッサには、第１の記憶手段
に記憶されたテスト条件設定命令を１命令ずつ読み込ん
でテスト条件を設定すると共に、設定されたテスト条件
に基づくテスト用プログラムを第２の記憶手段から読み
込んで実行する実行手段が設けられている。実行手段が
テスト条件を設定する際、動作モードは低速に切替えら
れている。一方、実行手段がテスト用プログラムを実行
する際、切替手段によって動作モードは高速に切替えら
れる。すなわち、テスト用プログラムは高速で実行され
る。この実行手段によるテスト用プログラムの実行結果
は、第３の記憶手段に記憶される。

【００１１】以上のように、動作モードを低速又は高速
に切替えることができるので、外部からのテスト条件設
定命令の入力等の外部インターフェースは低速で行い、
テスト用プログラムの実行等の内部動作は高速で行うこ
とができる。従って、既存のテスタを用いてプロセッサ
をテストすることができる。

【００１２】請求項２に記載の発明は、請求項１に記載
の発明において、前記第１の記憶手段は複数の記憶領域
によって構成され、外部から入力されたテスト条件設定
命令を分割して記憶することを特徴としている。

【００１３】請求項２に記載の発明のプロセッサによれ
ば、外部から入力されたテスト条件設定命令を記憶する
第１の記憶手段は、入力されたテスト条件設定命令を分
割して記憶することができるように複数の記憶領域によ
って構成されている。これにより、テスト条件設定命令
を分割して入力することができるため、プロセッサに実
装する端子数を低減することができる。

【００１４】従って、外部から入力されるテスト条件設
定命令等の命令語長が長くなった場合においても複雑化
することなくプロセッサを構成することができる。

【００１５】請求項３に記載の発明は、外部から入力さ
れたテスト条件設定命令を記憶し、記憶されたテスト条
件設定命令を読み込んでテスト条件を設定し、動作モー
ドが高速に切替えられた場合にテスト条件に基づくテス
ト用プログラムを実行し、テスト用プログラムの実行結
果を記憶し、記憶された実行結果を読み出して予め定め
られた期待値と比較する、ことを特徴としている。

【００１６】請求項３に記載の発明のプロセッサのテス
ト方法は、プロセッサの外部に設けられたテスタ等がテ
スト条件設定命令によって設定されたテスト条件に基づ
くテスト用プログラムを実行することによって得られた
実行結果を読み出して入力し、予め定められた期待値と
比較する。期待値は、例えばプロセッサに対して要求す
る所望の精度に対応して定められる。プロセッサに対し
て高精度であることを要求する場合と、高精度であるこ
とを要求しない場合とでは設定される期待値は異なる。
テスタによって実行結果と期待値の比較の結果、実行結
果と期待値が一致した場合にテスタはプロセッサが所望
の精度であると判断できる。

【００１７】従って、動作モードを低速又は高速に切替
えることができるので、既存のテスタを用いてプロセッ
サをテストすることができる。

【００１８】

【発明の実施の形態】［第１の実施の形態］図１には、
本第１の実施の形態に係る高速動作可能なプロセッサ１
０及びテスト用のパラメータを設定するテスタ２２が示
されている。

【００１９】図１に示されるように、プロセッサ１０
は、プロセッサコア１２、２４ビットのテスト用レジス
タ１４、２４ビットのプログラムＲＯＭ１６、データＲ
ＡＭ１８、及びテスト付加回路２０を含んで構成されて
いる。

【００２０】テスト用レジスタ１４には、２４ピンのテ
ストバス端子ＴＤ、１ピンのテストライト端子ＴＷＲ、
及び１ピンのテストリード端子ＴＲＤが備えられてい
る。これらのテストバス端子ＴＤ、テストライト端子Ｔ
ＷＲ及びテストリード端子ＴＲＤは、それぞれテスタ２
２に接続されている。

【００２１】テスタ２２には、上記テストバス端子Ｔ
Ｄ、テストライト端子ＴＷＲ、及びテストリード端子Ｔ
ＲＤに加えてテストコントロール端子ＴＣＮＴの一端が
接続されている。テストコントロール端子ＴＣＮＴの他
端は、テスト付加回路２０に接続されている。

【００２２】テスト付加回路２０は、テスタ２２が出力
するテストコントロール信号等によってプロセッサコア
１２の動作を制御するもので、プロセッサコア１２を１
マシンサイクルだけホールド状態を解除してプロセッサ
コア１２に１命令ずつ実行させるためのシングルステッ
プ機能等を備えている。

【００２３】プロセッサコア１２がシングルステップ機
能によって動作する場合には、ホールド状態の解除とセ
ットが繰り返されるため動作モードが低速になる。一
方、プロセッサコア１２がテスト用プログラムを実行す
る場合には、ホールド状態の解除が継続されるため動作
モードは高速になる。プロセッサコア１２が高速で実行
するテスト用プログラムは、プログラムＲＯＭ１６に予
め記憶されている。また、プロセッサコア１２がテスト
用プログラムを実行することによって得られる結果（実
行結果）はデータＲＡＭ１８に記憶される。

【００２４】次に、本発明の第１の実施の形態の作用を
図２に示されるテスト付加回路２０で実行される制御ル
ーチン、図３に示されるプロセッサコア１２で実行され
る制御ルーチン及び図４に示されるタイミングチャート
を参照して説明する。

【００２５】テスト条件設定命令をテスト用レジスタ１
４に書き込む際には、テスタ２２からテストライト信号
をテスト用レジスタ１４に出力し、テストバス端子ＴＤ
を介してテスタ２２から２４ビットのテスト条件設定命
令をテスト用レジスタ１４に出力する（図４のＡ領域参
照）。このとき、テスト用レジスタ１４には、テストバ
ス端子ＴＤが２４ピン備えられているため、テスタ２２
から出力される２４ビットのテスト条件設定命令はテス
ト用レジスタ１４にパラレルで入力され書き込まれる。

【００２６】ここで、図２に示されるテスト付加回路２
０で実行される制御ルーチンを参照し、テスト付加回路
２０の制御について説明する。

【００２７】ステップ１００では、テスタ２２が出力し
たテスト条件設定命令がテスト用レジスタ１４に書き込
まれたか否かを判定する。この判定は、所定時間が経過
したときにテスタ２２がテストライト信号を出力してい
ないことを検出したか否かを判断することにより判定さ
れる。すなわち、所定時間が経過してもテスタ２２がテ
ストライト信号を出力していないことを検出した場合
に、テスト用レジスタ１４に対するテスト条件設定命令
の書き込みが終了したと判定する。

【００２８】ステップ１００においてテスト条件設定命
令の書き込みが終了したと判定された場合には、ステッ
プ１０２に移行し、テスタ２２が出力するテストコント
ロール信号が入力されたか否かを判定する。

【００２９】このステップ１０２において、テストコン
トロール信号が入力されていないと判定された場合に
は、ステップ１０４に移行してプロセッサコア１２のホ
ールド状態を解除する。次のステップ１０６では、所定
クロックＴ₁ （図４参照）が経過したか否かを判定す
る。このステップ１０６において所定クロックＴ₁ が経
過したと判定された場合には、ステップ１１２に移行す
る。ステップ１１２では、ステップ１０４で解除された
プロセッサコア１２のホールド状態を再度セットして本
制御ルーチンを終了する。

【００３０】この結果、図４のＢ領域に示されるよう
に、プロセッサコア１２は所定クロックＴ₁ のホールド
状態の解除とセットを繰り返す。

【００３１】一方、ステップ１０２においてテストコン
トロール信号が入力されたと判定された場合には、ステ
ップ１０８に移行して前述したステップ１０４と同様
に、プロセッサコア１２のホールド状態を解除する。次
のステップ１１０では、所定クロックＴ₁ よりも長い所
定クロックＴ₂ （図４参照）が経過したか否かを判定す
る。ステップ１１０において所定クロックＴ₂ が経過し
たと判定された場合には、ステップ１１２に移行してプ
ロセッサコア１２のホールド状態を再度セットし、本制
御ルーチンを終了する。

【００３２】この結果、図４のＣ領域に示されるよう
に、プロセッサコア１２はホールド状態の解除を所定ク
ロックＴ₂ 継続する。

【００３３】次に、図３に示されるプロセッサコア１２
で実行される制御ルーチンを参照してプロセッサコア１
２の制御を説明する。

【００３４】まず、ステップ１２０では、ホールド信号
が入力されたか否かを判定する。このステップ１２０に
おいてホールド信号が入力されたと判定された場合に
は、プロセッサコア１２はホールド状態を継続する。

【００３５】一方、ステップ１２０においてホールド信
号が入力されていないと判定された場合、すなわちプロ
セッサコア１２のホールド状態が解除された場合には、
ステップ１２２に移行する。ステップ１２２では、テス
トコントロール信号が入力されたことによってホールド
状態が解除されたか否かを判定する。

【００３６】ステップ１２２において、テストコントロ
ール信号が入力されずホールド状態が通常の状態で解除
されたと判定された場合には、ステップ１２４に移行す
る。ステップ１２４では、テスト用レジスタ１４に書き
込まれているテスト条件設定命令を１命令実行し、次の
ステップ１２６において１命令に対するテスト条件をプ
ロセッサコア１２内に設定する。ステップ１２８では、
ホールド信号が入力されたか否かを判定し、ホールド信
号が入力された場合に本制御ルーチンを終了する。

【００３７】以上の結果、図４の領域Ｂに示されるよう
に、所定クロックＴ₁ のホールド状態の解除とセットが
繰り返され、シングルステップ機能によって１命令ずつ
テスト条件設定命令が実行される。このとき、動作モー
ドは低速になる。一方、ステップ１２２においてテスト
コントロール信号が図４に示される所定タイミングＳで
入力されてホールド状態が解除されたと判定された場合
には、ステップ１３０に移行する。ステップ１３０で
は、設定されたテスト条件に基づいたテスト用プログラ
ム、すなわちテスト条件によってパラメータが定められ
たテスト用プログラムを図４に示される領域Ｃで実行す
る。このとき、ホールド状態の解除が継続しているの
で、テスト用プログラムは高速で実行される。次のステ
ップ１３２では、テスト用プログラムを実行することに
よって得られた結果（実行結果）をデータＲＡＭ１８に
書き込む。テスト用プログラムの最後には、ホールド状
態をセットするホールド命令が書き込まれている。この
ため、ステップ１３４では、ホールド命令を実行したか
否かを判定し、ホールド命令を実行したときには制御ル
ーチンを終了する。この結果、テスト用プログラムの実
行が終了した時点でホールド状態がセットされる。

【００３８】データＲＡＭ１８に記憶されたテスト用プ
ログラムの実行結果は、テスタ２２からテストリード信
号を出力し、テストバス端子ＴＤを介して読み出される
（図４に示されるＤ領域）。テスタ２２は、入力された
実行結果と予め定められた期待値を比較し、プロセッサ
１０の精度等をテストする。ここで、テスタ２２が実行
結果と期待値が一致していると判定した場合には、プロ
セッサ１０が所望の精度であると判断する。

【００３９】以上により、動作モードを切替えてプロセ
ッサの外部に設けられたテスタ等に対する外部インター
フェースは低速で行い、プロセッサの内部動作は高速で
行うことができるので、既存のテスタを用いてプロセッ
サをテストすることができる。

【００４０】［第２の実施の形態］次に第２の実施の形
態を説明する。本第２の実施の形態は、第１の実施の形
態と略同様の構成があるため、同一部分には同一符号を
付し詳細な説明を省略する。

【００４１】図５には、第２の実施の形態に係るプロセ
ッサ３０及びテスタ２２が示されている。本第２の実施
の形態に係るプロセッサ３０は、第１の実施の形態で説
明したプロセッサ１０と同様に、高速動作可能なプロセ
ッサである。

【００４２】第１の実施の形態では、テスト用レジスタ
１４に２４ピンのテストインターフェース端子ＴＤが備
えられているのに対し、本第２の実施の形態のテスト用
レジスタ３２にはテストライト端子ＴＷＲ及びテストリ
ード端子ＴＲＤがそれぞれ１ピンずつ備えられていると
共に、８ピンのテストインターフェース端子ＴＤと２ピ
ンのテストアドレス端子ＴＡが備えられている。

【００４３】また、テスト用レジスタ３２は、第１の実
施の形態のテスト用レジスタ１４と同様に２４ビットの
テスト設定命令を書き込むことができるようになってい
るが、それぞれ８ビットの３つのレジスタＨ、Ｍ、Ｌか
ら構成されている。テスト用レジスタ３２が３つに分割
されていることにより、例えば２４ビットのテスト設定
命令を８ビットずつ分割して書き込むことができる。分
割されたそれぞれのテスト設定命令をいずれのレジスタ
Ｈ、Ｍ、Ｌに書き込むかは、テストアドレス端子ＴＡに
よって指示される。

【００４４】次に、図６に示されるタイミングチャート
を参照して本第２の実施の形態に係るプロセッサ３０の
作用を説明する。

【００４５】テスト条件設定命令をテスト用レジスタ３
２に書き込む際には、テスタ２２からテストライト信号
をテスト用レジスタ１４に出力し、テストバス端子ＴＤ
を介してテスタ２２からテスト条件設定命令をテスト用
レジスタ１４に出力する（図６のＡ領域参照）。このと
き、テスタ２２及びテスト用レジスタ１４には、テスト
バス端子ＴＤが８ピン備えられているため、２４ビット
のテスト条件設定命令は８ビットずつに分割されてシリ
アルで入力され、８ビット分がパラレルで書き込まれ
る。分割された８ビットのテスト条件設定命令を書き込
むレジスタは、テストアドレス端子ＴＡによって指示さ
れる。

【００４６】テスト用レジスタ３２のレジスタＨ、Ｍ、
Ｌのそれぞれに８ビットずつのテスト条件設定命令が書
き込まれることにより、２４ビットのテスト条件設定命
令がテスト用レジスタ３２に書き込まれると、前述した
第１の実施の形態と同様の処理が行われる。すなわち、
プロセッサコア１２がテスト条件を設定し（図６に示さ
れるＢ領域）、設定されたテスト条件に基づくテスト用
プログラムを高速で実行する（図６に示されるＣ領域）
と共にテスタ２２がデータＲＡＭ１８に記憶されたテス
ト用プログラムの実行結果を読み出し（図６に示される
Ｄ領域）、期待値と比較する。これにより、プロセッサ
３０をテストすることができる。従って、第２の実施の
形態に係るプロセッサは、テスト条件設定命令を分割し
て入力するので、テスト条件設定命令を入力するために
実装する端子数を低減することができる。また、第１の
実施の形態と同様に、動作モードを切替えてプロセッサ
の外部に備えられたテスタ等に対する外部インターフェ
ースは低速で行い、内部動作は高速で行うことができる
ので、既存のテスタを用いてプロセッサのテストするこ
とができる。

【００４７】

【発明の効果】以上説明したように本発明によれば、動
作モードを切替えて外部インターフェースは低速で行
い、内部動作は高速で行うことができるので、既存のテ
スタを用いてプロセッサをテストすることができる、と
いう優れた効果を有する。

【００４８】また、テスト条件設定命令を分割して入力
すれば、プロセッサに実装する端子数を低減することが
できる、という優れた効果有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るプロセッサの
構成を示す概略構成図である。

【図２】プロセッサを構成するテスト付加回路で実行さ
れる制御ルーチンを示すフローチャートである。

【図３】プロセッサを構成するプロセッサコアで実行さ
れる制御ルーチンを示すフローチャートである。

【図４】第１の実施の形態に係るプロセッサの各信号の
出力タイミングを示すタイミングチャートである。

【図５】本発明の第２の実施の形態に係るプロセッサの
構成を示す概略構成図である。

【図６】第１の実施の形態に係るプロセッサの各信号の
出力タイミングを示すタイミングチャートである。

【符号の説明】

１０ プロセッサ １２ プロセッサコア（実行手段） １４ テスト用レジスタ（第１の記憶手段） １６ プログラムＲＯＭ（第２の記憶手段） １８ データＲＡＭ（第３の記憶手段） ２０ テスト付加回路（切替手段） ２２ テスタ ３２ テスト用レジスタ（第１の記憶手段）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から入力されたテスト条件設定命令
   を記憶する第１の記憶手段と、 動作モードを低速又は高速に切替える切替手段と、 高速で実行するテスト用プログラムを記憶した第２の記
   憶手段と、 前記第１の記憶手段に記憶された前記テスト条件設定命
   令を読み込んでテスト条件を設定し、前記切替手段によ
   って動作モードが高速に切替えられた場合に前記テスト
   条件に基づくテスト用プログラムを前記第２の記憶手段
   から読み込んで実行する実行手段と、 前記実行手段による実行結果を記憶する第３の記憶手段
   と、 を有するプロセッサ。
2. 【請求項２】 前記第１の記憶手段は複数の記憶領域に
   よって構成され、外部から入力されたテスト条件設定命
   令を分割して記憶することを特徴とする請求項１記載の
   プロセッサ。
3. 【請求項３】 外部から入力されたテスト条件設定命令
   を記憶し、 記憶されたテスト条件設定命令を読み込んでテスト条件
   を設定し、 動作モードが高速に切替えられた場合にテスト条件に基
   づくテスト用プログラムを実行し、 テスト用プログラムの実行結果を記憶し、 記憶された実行結果を読み出して予め定められた期待値
   と比較する、 ことを特徴とするプロセッサのテスト方法。