JPS63298176A - Ｉｃテストシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は階層構造をした分散型アーキテクチャを有す
るＩＣテストシステムに関する。

「従来の技術」 第４図は従来のＩＣテストシステムの構成例を示す図で
ある。ＩＣテストシステムでは、被試験素子を試験する
テストシーケンスが記述されたプログラムが記憶装置（
図示せず）に格納されており、中央処理装置１１が記憶
装置からそのテストプログラムを読出して順次実行する
ように構成され、例えば半導体メモリ素子を試験するた
めのテスト動作の全てを中央処理装置１１が制御するよ
うになっている。

中央処理装置１１には制御線１２を通してノ＼−ドウェ
アモジュール１３Ａ、１３Ｂ、１３Ｃ〜１３Ｎが接続さ
れており、中央処理装置１２がテストプログラムを解読
して実行するに伴って出力する制御信号はこれらハード
ウェアモジュール１３Ａ。

１３Ｂ、１３Ｃ〜１３Ｎに供給される。

その制御信号は、例えば、被試験素子の所定の入力端子
に対して５．２５ｖの直流信号を供給するための制御信
号であり、この制御信号が供給されると、例えばハード
ウェアモジュール１３Ａは５．２５■の直流信号を被試
験素子の指定された入力端子に対して供給する。

また、中央処理装置１１が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するための例えばハードウェアモジュール１３Ｂ
は、この制御信号が供給されると、被試験素子の指定さ
れた出力端子に接続され、その信号電圧を測定する。

これ等のハードウェアモジエール１３Ａ、１３Ｂ。

１３Ｃ〜１３Ｎはマイクロプロセッサ１４が組み込まれ
ていてもよい。汎用の論理素子だけで試験回路を組むと
膨大な個数の論理素子を必要としても、論理回路の多く
の部分をマイクロプロセッサ１４で組むことにより回路
基板を小型に構成することができる。この場合のマイク
ロプロセッサ１４は単なる論理素子の代替えであり、予
め決められたシーケンス制御をするだけであって、複雑
な判断機能が必要とされるような使い方は一般にしてな
い。

「発明が解決しようとする問題点」 中央処理装置はプログラムの解読と実行、つまり、被試
験素子の試験を行うための制御信号をハードウェアモジ
ュールなどに出力すると共に、被試験素子が出力する信
号の測定及び測定結果の良否の判定など、ＩＣテストシ
ステムの動作に必要とされるあらゆる演算制御を行う必
要がある。

例えば、テストプログラムに記述されている電圧信号を
被試験素子に供給する場合には、中央処理装置はそのデ
ジタルデータ値をハードウェアモジュールに供給したり
、被試験素子の出力信号を測定する場合には、得られた
測定値を必要に応じて補正換算し、所定の判定表と比較
して良否の判定をしたり或いはランク付けをすることも
ある。

従って、中央処理装置が必要とする演算処理の時間が長
くなり、テストシステムの試験速度を容易には上げるこ
とができない。

また、記憶装置に格納されている所定のプログラムを実
行中に、臨時に特別な処理をさせる場合には、その臨時
処理プログラムを記憶装置に書込んで、書込まれた臨時
プログラムに中央処理装置の実行を移すようにすれば特
別の処理をさせることはできる。しかし、このような臨
時処理をさせるには複雑な制御ステップを必要とするし
、処理効率も悪い。

またＩＣテストシステムでは一台の中央処理装置に全て
のシステム制御を任せると試験速度が遅くなるので、複
数の処理装置を用いて構成する分散処理システムを考え
ることもできる。このような分散処理装置システムでは
、成る処理装置２例えば主処理装置が他の処理装置に臨
時的なプログラムを実行させる場合に、共有記憶装置或
いは対象処理装置に付属する記憶装置に臨時的プログラ
ムを書込み、対象処理装置はその書き込まれたプログラ
ムを読出して実行するように構成できる。

この場合でも、その臨時プログラムを記憶装置の空いて
いる領域に書込み、その書込まれたプログラムへ対象処
理装置の実行が移り、実行が終了すると、再び元の制御
プログラムの実行へ戻る、というように複雑な制御ステ
ップを経る必要があり、臨時処理の実行効率が落ちると
いう問題がある。

「問題点を解決するための手段」 この発明のＩＣテストシステム複数の処理装置による階
層構造を採り、テストシーケンスが記述されたテストプ
ログラムを行単位で実行することを上位の処理装置が制
御し、そのプログラム行に記述されている制御内容の実
際の解読及び実行は、上位の処理装置に制御される下位
の複数の処理装置に委ねられる。その下位の各処理装置
はプログラム行を実行することによりハードウェアモジ
ュールへアクセスし、或いはテストステータスの更新な
どを行う。

更にこの発明の構成によれば、上位の処理装置から与え
られたプログラム行を実際に実行するための制御プログ
ラムが格納される汎用記憶装置の他に、下位の各処理装
置には、その汎用記憶装置より小容量の補助記憶装置が
設けられ、必要に応じてその下位の処理装置が臨時に実
行すべきプログラムが特定番地から書き込まれ、またそ
の特定番地から実行するように構成される。

「発明の作用」 この発明の構成によれば、上位の処理装置はテストプロ
グラムの行単位での実行するを制御し、プログラム行の
実際の解読及び実行は専用の複数の処理装置によって分
散して行われる。

更に、この発明の構成によれば、下位の処理装置が所定
の制御プログラムを実行中に、一時的或いは暫定的なプ
ログラムの実行へ効率的に変更させることが可能である
。

「実施例」 第１図はこの発明のＩＣテストシステムの構成例を示す
ブロック図である。この例では、ＩＣテストシステムは
記憶装置に格納されているテストプログラムの実行する
を制御する上位の処理装置２１と、この上位の処理装置
２１に制御ハス２２を介してその制御の下にプログラム
行の実際の実行をする複数の下位の処理装置２３Ａ、２
３Ｂ。

２３Ｃ〜２３Ｎと、これ等下位の処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎに制御線２４Ａ、２４Ｂ。

２４Ｃ〜２４Ｎを通して制御されるハードウェアモジュ
ール２５Ａ、２５Ｂ、２５Ｃ〜２５Ｎとで階層的に構成
される。

即ち、被試験素子を試験するテストプログラムは試験の
手順が行単位で記述され、上位処理装置２１はそのテス
トプログラムを行単位で記憶装置から順次読出し、その
読出したプログラム行について実行するを制御する。

この上位の処理袋Ｗ　２１には複数の下位の処理装置２
３Ａ、２３Ｂ、２３．Ｃ〜２３Ｎが接続されており、上
位処理袋Ｎ２１は被試験素子のテスト状態をみながら読
出したプログラム行を実行するかどうかを決め、実行す
るを決めたプログラム行の実際の実行は下位に接続され
た処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎの何れかに委ねられる。

下位の各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは被
試験素子に対するテスト信号を制御するに適した専用の
処理装置であり、それぞれに接続されているハードウェ
アモジュール２５Ａ、２５Ｂ。

２５Ｃ〜２５Ｎのいずれかにアクセスしたりテスト状態
（端子の接続や測定器の状態）等を変更したりするのに
便利な命令語体系をもち、且つマクロ命令化されている
。従って、上位処理装置２１が自分の命令語体系を用い
てハードウェアモジュール２５Ａ、２’５Ｂ、２５Ｃ〜
２５Ｎに対して同じ処理を直接するより数十倍の処理速
度が得られるように構成されている。

下位の各処理装置！２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは
上位の処理装置２１からプログラム行の実行を委嘱され
ると、そのプログラム行を解読し、プログラム行の実行
に入る。つまり、各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎは被試験素子に対するテスト信
号を入出力する手順が記述された制御プログラムを、記
憶語Ｗ２７に保持しており、与えられたプログラム行の
解読結果によりその制御プログラムを記憶装置２７から
読出して、プログラム行に記述されている信号の入出力
制御をする手順を実行する。

また、各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは、
上位処理装置２１から実行の委嘱を受けたプログラム行
をそのまま実行するだけではなく、プログラム行を解読
し、その解読結果に対して、被試験素子に対して予め情
報が与えられている機能条件、例えば、最小クロツタ幅
、入力条件、タイミング関係或いは禁止条件などをチェ
ックし、誤った入力信号を与えてしまったり、甚だしく
は被試験素子の破損を招くような信号状態に陥ることが
ないように判断しながら被試験素子に試験信号を出力し
或いは出力信号の測定を行う制御をすることもしている
。

一方、各ハードウェアモジュール２５Ａ、２’５Ｂ。

２５Ｃ〜２５Ｎは下位の各処理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎのプログラム行の実行に伴う制御信号が
供給され、被試験素子の指定された入力端子に対してテ
スト信号を出力したり或いは被試験素子の指定された出
力端子からの信号を測定することができる。

このハードウェアモジュール２５Ａ、２５Ｂ。

２５Ｃ〜２５Ｎはマイクロプロセッサ２６を含んでいて
もよい。このマイクロプロセッサ２６は、多数の論理素
子を置き換えたもので複雑な判断をするする必要のない
決められたシーケンスを行うものである。このマイクロ
プロセッサ２６は汎用のプロセッサが使用され、その動
作が予めプログラミングされていて、処理装置２３Ａ、
２３Ｂ。

２３Ｃ〜２３Ｎからの命令により被試験素子に対する信
号の入出力を制御することができる。

以上のように下位の各処理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎは上位の処理装置２１の制御の下に被試
験素子に対する試験の実際の処理の全てを実行し、上位
の処理装置２１は下位の各処理装置２３Ａ、２３Ｂ、２
３Ｃ〜２３Ｎのプログラム行の実行制御及び試験の良否
判定結果の収集など、ＩＣテストシステム全体が有機的
に動作するように制御する。

更にこの発明では、下位の各処理装置２３Ａ。

２３Ｂ、’２３Ｃ〜２３Ｎには、上位の処理装置２１が
ら与えられたプログラム行を実際に解読して実行するた
めの制御プログラムが格納されている記憶装置２７Ａ、
２７Ｂ、２７Ｃ〜２７Ｎの他に、それぞれ補助記憶装置
２８Ａ、２８Ｂ、２８Ｃ〜２８Ｎが設けられ、それら各
補助記憶装置２８Ａ、２８Ｂ。

２８Ｃ〜２８Ｎに臨時的なプログラムが上位の処理装置
２１から書込むことができるように構成される。

第２図はこの発明の要部の例を示す構成図である。下位
の処理装置２３には汎用記憶装置２７と補助記憶装置２
８とが設けられる。汎用記憶装置２７には、上位の処理
装置２１から与えられるプログラム行を実行するに際し
、ハードウェアモジュール２５Ａ、２５Ｂ〜２５Ｎを制
御するための制御プログラムが格納され、他方、補助記
憶装置２８は小容量の記憶装置であって制御プログラム
による制御を変更するため等の臨時的なプログラムが一
時的に格納される。その臨時プログラムは制御バス２２
を通して上位の処理装置２１から供給され、補助記憶装
置２８の特定の番地、例えば０番地から書込むことがで
きるように構成される。

下位の処理装置２３は補助記憶装置２８の特定の番地、
例えば０番地から臨時プログラムを読出して実行する。

従って、下位の処理装置はこの臨時プログラムを実行す
るために、アドレスの退避及び新たなアドレス設定など
をする必要もなく直ちに臨時プログラムの実行に移るこ
とができるので、下位の処理装置２３による変更制御を
速やかに行うことが可能である。

第３図Ａはこの発明による臨時処理の流れ図を示す図で
ある。即ち、上位の処理装置２１は、臨時的プログラム
の書込み先のアドレスを探す必要はなく、対象とする下
位の処理装置２３が保持している補助記憶装置２８に対
して、 ■：先頭番地（０番地）から臨時的プログラムを書込む
。

■：所定の書込みが終了したら下位の処理装置２３に臨
時処理の実行を指示する。

このプログラムの臨時書換え機能は、被試験素子に対す
る試験を実行中でも随意に行うことができる。試験中の
被試験素子の状況に応じて試験条件などを変更しながら
テストを進めることがある。

例えば、試験動作中において得られた測定値に応じて次
の試験条件を定めたい場合には、その測定値に応じて変
更されたプログラムを補助記憶装置２８に書込むことで
対応させることができる。また、例えば、成る単位数ご
とに被試験素子に対する試験条件を変更したいこともあ
る。このような場合でも、その所定数の被試験素子を試
験するときにだけ変更したプログラムを書き込むことで
、他と区別した特殊試験を課すことができる。

これに対して、補助記憶装置２８が設けられていない場
合の臨時処理をする流れ図は第３図Ｂに示すようになる
。つまり、」１位の処理装置２１は汎用記憶装置２７の
どの領域に臨時的プログラムを書込んだら良いのかを知
るために、メモリ管理ルーチンを呼び出して実行する。

即ち、■二メモリ管理ルーチンの中で汎用記憶装置２７
に残されている空きメモリ領域を探す。

■：割り当てられたアドレスを設定する。

■：そのアドレスを歩進させながら臨時的プログラムを
汎用記憶語Ｗ２７に書込む。

■：所定の書き込みが終了したら下位の処理装置２３に
実行アドレスを伝達し、臨時処理の実行を指示する。

以上のように、この発明の補助記憶装置２８を設ければ
、ＩＣテストシステムの制御の変更が容易に且つ効率良
く行えることが、２つの流れ図での比較によっても明瞭
である。

また、制御プログラムを変更したり或いはそのデバッグ
をするにも、この発明の構成によれば、上位の処理装置
から変更プログラムを補助記憶装置に容易に書込むこと
ができ、しかも実時間でのデバッグが可能となる利点も
ある。

「発明の効果」 以上に説明したように、この発明によれば、上位の処理
装置は専らプログラム行の実行するを制御し、プログラ
ム行の実際の実行は下位の複数の処理装置に分散して行
われる階層構造による構成を採る。このような分散型ア
ーキテクチャによっ：補助記憶装置。

て処理速度の向上を図ると共に、各階層毎に最適な命令
語体系が使用され、制御信号が出力されるまでの処理が
非常に早くなり、被試験素子に対する試験動作を高速に
することができる。

また、この発明の構成によれば、被試験素子に対する試
験の実行中に、その状況に応じた試験処理の変更を試験
速度を殆ど落とすことなく可能にするものであり、被試
験素子に対する試験を高速に実行することができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示す構成図、第２図はこの
発明の要部の例を示す図、第３図Ａ及びＢは臨時処理に
関するこの発明の流れ図及び従来の流れ図、第４図は従
来のＩＣテストシステムの構成例を示す図である。 １１：中央処理装置、１２：制御線、１３ニハードウエ
アモジユール、１４：マイクロプロセッサ、２１：上位
の処理装置、２２：制御バス、２３：下位の処理装置、
２４：制御線、２５ニハードウエアモジユール２６：マ
イクロプロセッサ、２７：汎用記憶装置、２８特許出願
人　　株式会社　アトハンチスト化　　　理　　　人　
　　草　　　野　　　　　　　　卓７ｒｙ３　　図 Ａ　　　　　　　　　　　　　　　８ 女台め　　　　　　　　　　　　始め メモリ管エエアＢグラム 裂実行ルズ空いズい フ・ロク・・う＾　　　　　　　　　　　　　る１す或
−ｋｔｌｌ当Ｔる。 令令側Ｉ込ｔ′ 割名アト゛レス を宮り友する、 すぺ１．ｆｌ’）命令１　　Ｎ 童き込にだ力＼ ７０ログ′うＡ Ｙ　　　　　　　　　　　命句１き込 糸冬り のＩＮ き込んた′か Ａ７４　図 モジ゛ユーノし

Claims (1)

【特許請求の範囲】
1. （１）テストプログラムの実行を制御する上位の処理装
   置と、 その上位の処理装置により制御され、テストプログラム
   を行単位でモジュールアクセスする命令、テストステー
   タスを更新する命令を実行する複数の下位の処理装置と
   、 その下位の処理装置により制御され、命令の実行に伴っ
   て被試験素子に対する試験信号の発生、被試験素子の出
   力信号の測定をそれぞれ行う複数のハードウェアモジュ
   ールと から成るＩＣテストシステムであって、 下位の各処理装置は、その動作を行うための汎用記憶装
   置と、 その汎用記憶装置より小容量で、必ず特定の番地から書
   き込まれ、またその特定の番地から実行される補助記憶
   装置と を具備するＩＣテストシステム。