JPH08320808A - エミュレーション方式 - Google Patents
エミュレーション方式Info
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- JPH08320808A JPH08320808A JP7124883A JP12488395A JPH08320808A JP H08320808 A JPH08320808 A JP H08320808A JP 7124883 A JP7124883 A JP 7124883A JP 12488395 A JP12488395 A JP 12488395A JP H08320808 A JPH08320808 A JP H08320808A
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- trace memory
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Links
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- 238000000034 method Methods 0.000 claims description 26
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 238000011156 evaluation Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 9
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- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】トレース容量の制約を排除して、高級言語のプ
ログラムの解析／評価をも可能とするエミュレーション
方式を実現する。 【構成】本発明におけるトレース制御手段は、トレース
機能を実現するために応用装置において使用されるマイ
クロコンピュータと同等の動作機能を有するＣＰＵ１
と、トレース用メモリ２と、トレース・メモリ制御回路
３と、変調器４と、ＯＲ回路５とを備えて構成されてお
り、ＣＰＵ１より出力されるＣＰＵリード信号１０３お
よびＣＰＵプログラム・フェッチ・ステータス信号１０
４の入力を介して生成されるプログラム・フェッチ信号
１０５を、間引いて生成されるトレース・メモリ・ライ
ト信号１０６により、トレース情報をトレース用メモリ
２に格納することにより、実質的なトレース容量を増大
され、高級言語により記述されたプログラムの解析／評
価をも行うことができる。
ログラムの解析／評価をも可能とするエミュレーション
方式を実現する。 【構成】本発明におけるトレース制御手段は、トレース
機能を実現するために応用装置において使用されるマイ
クロコンピュータと同等の動作機能を有するＣＰＵ１
と、トレース用メモリ２と、トレース・メモリ制御回路
３と、変調器４と、ＯＲ回路５とを備えて構成されてお
り、ＣＰＵ１より出力されるＣＰＵリード信号１０３お
よびＣＰＵプログラム・フェッチ・ステータス信号１０
４の入力を介して生成されるプログラム・フェッチ信号
１０５を、間引いて生成されるトレース・メモリ・ライ
ト信号１０６により、トレース情報をトレース用メモリ
２に格納することにより、実質的なトレース容量を増大
され、高級言語により記述されたプログラムの解析／評
価をも行うことができる。
Description
【０００１】
【産業上の利用分野】本発明はエミュレーション方式に
関し、特にコンピュータの動作解析および性能評価用と
して用いられるエミュレーション方式に関する。
関し、特にコンピュータの動作解析および性能評価用と
して用いられるエミュレーション方式に関する。
【０００２】
【従来の技術】従来、例えばマイクロコンピュータを使
用した応用装置のソフトウェア開発／評価を行う場合に
は、一般的に当該応用装置において使用されているマイ
クロコンピュータと同等の動作を行い、更に任意のポイ
ントにおいてプログラムの実行を停止させるプレーク機
能、およびＣＰＵの実行経過を記憶装置に保存しておい
て表示するトレース機能などを含む、ソフトウェア開発
を効率的に行うことができるような様々な機能を有する
エミュレーション方式に拠り実施するのが通例である。
用した応用装置のソフトウェア開発／評価を行う場合に
は、一般的に当該応用装置において使用されているマイ
クロコンピュータと同等の動作を行い、更に任意のポイ
ントにおいてプログラムの実行を停止させるプレーク機
能、およびＣＰＵの実行経過を記憶装置に保存しておい
て表示するトレース機能などを含む、ソフトウェア開発
を効率的に行うことができるような様々な機能を有する
エミュレーション方式に拠り実施するのが通例である。
【０００３】上述したエミュレーション方式において
は、例えばマイクロコンピュータを使用した応用装置の
場合においては、開発対象となる当該応用装置上におい
て、本来は、ソフトウェア開発／評価の対象となるマイ
クロコンピュータが搭載される場所に、当該マイクロコ
ンピュータと同等の機能を有する情報処理手段を含むト
レース制御手段を直接接続することにより、前記応用装
置としては、搭載対象のマイクロコンピュータが搭載さ
れている場合の状態と全く同一の動作状態を実現するこ
とが可能となる。従って、前記トレース制御手段を直接
応用装置に接続し、実際に当該応用装置を動作させるこ
とにより、その動作を通じて、ソフトウェアの開発／評
価の過程におけるソフトウェアの問題点が容易に解決さ
れる手段が提供される。
は、例えばマイクロコンピュータを使用した応用装置の
場合においては、開発対象となる当該応用装置上におい
て、本来は、ソフトウェア開発／評価の対象となるマイ
クロコンピュータが搭載される場所に、当該マイクロコ
ンピュータと同等の機能を有する情報処理手段を含むト
レース制御手段を直接接続することにより、前記応用装
置としては、搭載対象のマイクロコンピュータが搭載さ
れている場合の状態と全く同一の動作状態を実現するこ
とが可能となる。従って、前記トレース制御手段を直接
応用装置に接続し、実際に当該応用装置を動作させるこ
とにより、その動作を通じて、ソフトウェアの開発／評
価の過程におけるソフトウェアの問題点が容易に解決さ
れる手段が提供される。
【０００４】このようなエミュレーション方式を利用し
たソフトウェア開発工程の一つに、プログラム動作解析
／性能評価工程という開発工程がある。このプログラム
動作解析／性能評価工程とは、開発されたプログラムが
システムとして期待通りの性能を発揮しているかどうか
を解析／評価する工程で、ソフトウェア開発の最終段階
において行われるものであり、応用装置の性能を左右す
る極めて重要な開発工程と云うことができる。特に、応
用装置のシステム全体性能を向上させる場合、システム
の起動から終了までのプログラム全体の軌跡を把握する
とともに、全モジュールの稼働頻度を解析して、特に稼
働頻度の高いモジュールについて処理速度の向上を計る
などの解析／評価が必要となる。
たソフトウェア開発工程の一つに、プログラム動作解析
／性能評価工程という開発工程がある。このプログラム
動作解析／性能評価工程とは、開発されたプログラムが
システムとして期待通りの性能を発揮しているかどうか
を解析／評価する工程で、ソフトウェア開発の最終段階
において行われるものであり、応用装置の性能を左右す
る極めて重要な開発工程と云うことができる。特に、応
用装置のシステム全体性能を向上させる場合、システム
の起動から終了までのプログラム全体の軌跡を把握する
とともに、全モジュールの稼働頻度を解析して、特に稼
働頻度の高いモジュールについて処理速度の向上を計る
などの解析／評価が必要となる。
【０００５】従来は、このようなプログラムの動作解析
／性能評価を行う場合には、エミュレーション方式にお
けるトレース機能を利用する方法が一般的となってい
る。このエミュレーション方式のトレース機能を利用す
る方法とは、エミュレーション方式において、トレース
制御手段として設けられている有限のトレース用メモリ
（一般に８Ｋ〜３２Ｋの深さがあり、その深さ分までの
ＣＰＵ実行情報を記憶しておくことが可能）にＣＰＵの
実行過程を記憶させておき、後からその実行過程を調べ
ることにより、プログラムの動作過程を解析／評価する
方法である。
／性能評価を行う場合には、エミュレーション方式にお
けるトレース機能を利用する方法が一般的となってい
る。このエミュレーション方式のトレース機能を利用す
る方法とは、エミュレーション方式において、トレース
制御手段として設けられている有限のトレース用メモリ
（一般に８Ｋ〜３２Ｋの深さがあり、その深さ分までの
ＣＰＵ実行情報を記憶しておくことが可能）にＣＰＵの
実行過程を記憶させておき、後からその実行過程を調べ
ることにより、プログラムの動作過程を解析／評価する
方法である。
【０００６】図７は、従来のエミュレーション方式にお
いて用いられているトレ−ス制御手段の構成を示すブロ
ック図であり、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、当該トレース制御手段
の動作タイミング図である。図７に示されるように、前
記トレース手段は、トレース機能を実現するために応用
装置において使用されるマイクロコンピュータと同等の
動作機能を有するＣＰＵ１と、トレース用メモリ２と、
トレース・メモリ制御回路３とを備えて構成される。本
従来例によるトレース用メモリ２が、例えば３２Ｋ×１
２８ｂｉｔの容量を持つものとすると、このことは、ト
レース用メモリ２に、１２８ｂｉｔ長のデータが３２Ｋ
フレームまで記憶することができるということを意味し
ている。トレース用メモリ２に対するアドレスの供給
は、トレース・メモリ制御回路３からトレース・メモリ
用アドレス・バス１０２を介して行われており、またデ
ータの供給は、ＣＰＵ１からトレース用データ・バス１
０１を介して行われている。トレース用メモリ２に対す
るデータの書込みは、ＡＮＤ回路１１により、ＣＰＵ１
のＣＰＵリード１０３とＣＰＵライト信号１１６の論理
積として得られるトレース・メモリ・ライト信号１１７
により行われており、またトレース用メモリ２からのト
レース・データの読出しは、トレース・メモリ制御回路
３から出力されるトレース・メモリ・リード信号１０７
により行われている。
いて用いられているトレ−ス制御手段の構成を示すブロ
ック図であり、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、当該トレース制御手段
の動作タイミング図である。図７に示されるように、前
記トレース手段は、トレース機能を実現するために応用
装置において使用されるマイクロコンピュータと同等の
動作機能を有するＣＰＵ１と、トレース用メモリ２と、
トレース・メモリ制御回路３とを備えて構成される。本
従来例によるトレース用メモリ２が、例えば３２Ｋ×１
２８ｂｉｔの容量を持つものとすると、このことは、ト
レース用メモリ２に、１２８ｂｉｔ長のデータが３２Ｋ
フレームまで記憶することができるということを意味し
ている。トレース用メモリ２に対するアドレスの供給
は、トレース・メモリ制御回路３からトレース・メモリ
用アドレス・バス１０２を介して行われており、またデ
ータの供給は、ＣＰＵ１からトレース用データ・バス１
０１を介して行われている。トレース用メモリ２に対す
るデータの書込みは、ＡＮＤ回路１１により、ＣＰＵ１
のＣＰＵリード１０３とＣＰＵライト信号１１６の論理
積として得られるトレース・メモリ・ライト信号１１７
により行われており、またトレース用メモリ２からのト
レース・データの読出しは、トレース・メモリ制御回路
３から出力されるトレース・メモリ・リード信号１０７
により行われている。
【０００７】次に、図７および図８（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）を参照し
て、本従来例におけるトレース制御手段の動作につい
て、ＣＰＵ１によるＣＰＵバス・サイクルが４回発生し
た場合を動作例として説明する。図８（ａ）に示される
ＣＰＵバス・サイクルの最初のバス・サイクル［１］は
データ・リード・サイクルとなっており、このサイクル
においては、図８（ｃ）に示されるように、トレース用
データ・バス１０１には、アドレス／リード・データお
よびアドレス／ライト・データ等を含む、ＣＰＵ１から
出力されるデータ読出し信号用アドレス情報および読出
し先からの読出しデータ情報等が出力される。一方、ト
レース・メモリ用アドレス・バス１０２には、トレース
・メモリ制御回路３より、データの格納番地を示すアド
レス情報“０００”が出力されている（図８（ｇ）参
照）。この状態において、ＣＰＵ１より出力されるＣＰ
Ｕリード信号１０３が負論理のアクティブ・レベルにな
ると、ＡＮＤ回路１１より出力されるトレース・メモリ
・ライト信号１１７も同様に負論理のアクティブ・レベ
ルになり、これにより、トレース用メモリ２のデータ格
納番地“０００”に対して、トレース用データ・バス１
０１上のトレース・データ情報の書込みが行われる。
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）を参照し
て、本従来例におけるトレース制御手段の動作につい
て、ＣＰＵ１によるＣＰＵバス・サイクルが４回発生し
た場合を動作例として説明する。図８（ａ）に示される
ＣＰＵバス・サイクルの最初のバス・サイクル［１］は
データ・リード・サイクルとなっており、このサイクル
においては、図８（ｃ）に示されるように、トレース用
データ・バス１０１には、アドレス／リード・データお
よびアドレス／ライト・データ等を含む、ＣＰＵ１から
出力されるデータ読出し信号用アドレス情報および読出
し先からの読出しデータ情報等が出力される。一方、ト
レース・メモリ用アドレス・バス１０２には、トレース
・メモリ制御回路３より、データの格納番地を示すアド
レス情報“０００”が出力されている（図８（ｇ）参
照）。この状態において、ＣＰＵ１より出力されるＣＰ
Ｕリード信号１０３が負論理のアクティブ・レベルにな
ると、ＡＮＤ回路１１より出力されるトレース・メモリ
・ライト信号１１７も同様に負論理のアクティブ・レベ
ルになり、これにより、トレース用メモリ２のデータ格
納番地“０００”に対して、トレース用データ・バス１
０１上のトレース・データ情報の書込みが行われる。
【０００８】次のＣＰＵバス・サイクル［２］もリード
・サイクルとなっており、トレース・メモリ用アドレス
・バス１０２には、トレース・メモリ制御回路３より、
データの格納番地を示すアドレス情報“００１”が出力
されている（図８（ｇ）参照）。この場合においても、
ＣＰＵバス・サイクル［１］の場合と同様の手順によ
り、トレース・メモリ用アドレス・バス１０２により示
されるデータの格納番地“００１”に対して、トレース
用データ・バス１０１上のトレース・データ情報が書込
まれる。そして、その次のＣＰＵバス・サイクル［３］
はデータ・ライト・サイクルとなっており、トレース用
メモリ２に対するメモリ・ライト信号１１６は、ＣＰＵ
ライト信号１１６が負論理のアクティブ・レベルになる
と同様に負論理のアクティブ・レベルとなり、上述した
ＣＰＵバス・サイクル［１］とＣＰＵバス・サイクル
［２］の場合と全く同様の手順により、トレース・メモ
リ用アドレス・バス１０２により示されるデータ格納番
地“００２”に対して、トレース用データ・バス１０１
上のトレース・データ情報が書込まれる。
・サイクルとなっており、トレース・メモリ用アドレス
・バス１０２には、トレース・メモリ制御回路３より、
データの格納番地を示すアドレス情報“００１”が出力
されている（図８（ｇ）参照）。この場合においても、
ＣＰＵバス・サイクル［１］の場合と同様の手順によ
り、トレース・メモリ用アドレス・バス１０２により示
されるデータの格納番地“００１”に対して、トレース
用データ・バス１０１上のトレース・データ情報が書込
まれる。そして、その次のＣＰＵバス・サイクル［３］
はデータ・ライト・サイクルとなっており、トレース用
メモリ２に対するメモリ・ライト信号１１６は、ＣＰＵ
ライト信号１１６が負論理のアクティブ・レベルになる
と同様に負論理のアクティブ・レベルとなり、上述した
ＣＰＵバス・サイクル［１］とＣＰＵバス・サイクル
［２］の場合と全く同様の手順により、トレース・メモ
リ用アドレス・バス１０２により示されるデータ格納番
地“００２”に対して、トレース用データ・バス１０１
上のトレース・データ情報が書込まれる。
【０００９】このようにして、ＣＰＵ１において発生す
る全てのデータ・リード・サイクルおよびデータ・ライ
ト・サイクルにおいて、トレース用データ・バス１０１
上のトレース・データ情報が、順次トレース用メモリ２
の指定された格納番地に格納されてゆく。従来は、上記
の手順によりトレース用メモリ２に逐次格納されたＣＰ
Ｕ１の動作情報を参照することにより、プログラムの動
作解析／評価を実施しているのが通例である。
る全てのデータ・リード・サイクルおよびデータ・ライ
ト・サイクルにおいて、トレース用データ・バス１０１
上のトレース・データ情報が、順次トレース用メモリ２
の指定された格納番地に格納されてゆく。従来は、上記
の手順によりトレース用メモリ２に逐次格納されたＣＰ
Ｕ１の動作情報を参照することにより、プログラムの動
作解析／評価を実施しているのが通例である。
【００１０】
【発明が解決しようとする課題】上述した従来のエミュ
レーション方式において用いられているトレース手段に
おいては、ＣＰＵにおいて発生する全てのバス・サイク
ルを、有限のトレース用メモリに逐次格納する方法が採
られている。このために、システムの起動から終了まで
のプログラム全体の流れを解析／評価する場合には、ト
レース用メモリの容量に応じて、断片的にプログラムの
軌跡を追う方法を採らざるを得ず、連続的な軌跡を把握
することができないという欠点がある。
レーション方式において用いられているトレース手段に
おいては、ＣＰＵにおいて発生する全てのバス・サイク
ルを、有限のトレース用メモリに逐次格納する方法が採
られている。このために、システムの起動から終了まで
のプログラム全体の流れを解析／評価する場合には、ト
レース用メモリの容量に応じて、断片的にプログラムの
軌跡を追う方法を採らざるを得ず、連続的な軌跡を把握
することができないという欠点がある。
【００１１】また、最近においては、アセンブリ言語に
よるプログラム開発の比率が減少してきており、その代
わりに高級言語によるプログラム開発の比率が増加する
傾向にあり、これにより、プログラムの動作解析／性能
評価工程においても高級言語レベルで当該工程を進めて
ゆく必要性が求められてきている。しかしながら、一般
的に高級言語により記述された１ステートメントは数命
令から数十命令に相当しており、従って、この１ステー
トメントをトレース・メモリにより記憶するためには、
従来のアセンブリ言語において必要としたトレース・メ
モリ容量の数倍から数十倍もの容量のトレース・メモリ
を用意することが必要になり、上記の高級言語により記
述されたプログラムに対応することが困難になるという
欠点がある。
よるプログラム開発の比率が減少してきており、その代
わりに高級言語によるプログラム開発の比率が増加する
傾向にあり、これにより、プログラムの動作解析／性能
評価工程においても高級言語レベルで当該工程を進めて
ゆく必要性が求められてきている。しかしながら、一般
的に高級言語により記述された１ステートメントは数命
令から数十命令に相当しており、従って、この１ステー
トメントをトレース・メモリにより記憶するためには、
従来のアセンブリ言語において必要としたトレース・メ
モリ容量の数倍から数十倍もの容量のトレース・メモリ
を用意することが必要になり、上記の高級言語により記
述されたプログラムに対応することが困難になるという
欠点がある。
【００１２】
【課題を解決するための手段】本発明のエミュレーショ
ン方式は、解析／評価の対象となるマイクロコンピュー
タと同等の動作機能を有するＣＰＵと、所定のトレース
・メモリ・ライト信号を介して、前記ＣＰＵより出力さ
れるトレース用データを入力して格納するとともに、所
定のトレース・メモリ・リード信号を介して、前記トレ
ース・データの読出しが行われるトレース用メモリと、
前記トレース用メモリに対するトレース用データの書込
み時に、前記ＣＰＵより出力されるＣＰＵリード信号
と、当該ＣＰＵにおいてプログラム・フェッチ・サイク
ルが発生していることを示すプログラム・フェッチ・ス
テータス信号とを入力して、前記トレース・メモリ・ラ
イト信号を生成して出力するトレース・メモリ・ライト
信号出力回路と、前記トレース用メモリからのトレース
用データの読出し時に、前記トレース・メモリ・リード
信号を生成して出力するトレース・メモリ制御回路と、
を少なくともトレース制御手段として備えることを特徴
としている。
ン方式は、解析／評価の対象となるマイクロコンピュー
タと同等の動作機能を有するＣＰＵと、所定のトレース
・メモリ・ライト信号を介して、前記ＣＰＵより出力さ
れるトレース用データを入力して格納するとともに、所
定のトレース・メモリ・リード信号を介して、前記トレ
ース・データの読出しが行われるトレース用メモリと、
前記トレース用メモリに対するトレース用データの書込
み時に、前記ＣＰＵより出力されるＣＰＵリード信号
と、当該ＣＰＵにおいてプログラム・フェッチ・サイク
ルが発生していることを示すプログラム・フェッチ・ス
テータス信号とを入力して、前記トレース・メモリ・ラ
イト信号を生成して出力するトレース・メモリ・ライト
信号出力回路と、前記トレース用メモリからのトレース
用データの読出し時に、前記トレース・メモリ・リード
信号を生成して出力するトレース・メモリ制御回路と、
を少なくともトレース制御手段として備えることを特徴
としている。
【００１３】なお、前記トレース・メモリ・ライト信号
出力回路は、前記ＣＰＵリード信号と前記プログラム・
フェッチ・ステータス信号とを入力して、ＣＰＵプログ
ラム・フェッチ信号を出力する論理和回路と、前記ＣＰ
Ｕプログラム・フェッチ信号を入力して、前記トレース
・メモリ・リード信号を生成して出力する変調回路とを
備えて構成してもよい。
出力回路は、前記ＣＰＵリード信号と前記プログラム・
フェッチ・ステータス信号とを入力して、ＣＰＵプログ
ラム・フェッチ信号を出力する論理和回路と、前記ＣＰ
Ｕプログラム・フェッチ信号を入力して、前記トレース
・メモリ・リード信号を生成して出力する変調回路とを
備えて構成してもよい。
【００１４】また、前記変調回路は、前記ＣＰＵプログ
ラム・フェッチ信号を入力して、当該ＣＰＵプログラム
・フェッチ信号の周波数を分周して、複数の分周信号を
出力する分周器と、前記複数の分周信号を入力して、何
れか１つの分周信号を選択して前記トレース・メモリ・
リード信号として出力する選択器とを備えて構成しても
よく、或はまた、所定のシステム・クロックを入力して
計数し、予め規定されている計数時間に対応する計数が
終了した時点において所定のタイマ・カウンタ・オーバ
ーフロー信号を出力するタイマ・カウンタと、前記タイ
マ・カウンタ・オーバーフロー信号と前記ＣＰＵプログ
ラム・フェッチ信号とを入力して、タイム・カウンタ初
期化信号を生成して出力し、前記タイマ・カウンタに帰
還入力するフリップフロップと、前記タイマ・カウンタ
・オーバーフロー信号と前記ＣＰＵプログラム・フェッ
チ信号とを入力し、論理和演算して前記トレース・メモ
リ・リード信号として出力する論理和回路とを備えて構
成してもよい。
ラム・フェッチ信号を入力して、当該ＣＰＵプログラム
・フェッチ信号の周波数を分周して、複数の分周信号を
出力する分周器と、前記複数の分周信号を入力して、何
れか１つの分周信号を選択して前記トレース・メモリ・
リード信号として出力する選択器とを備えて構成しても
よく、或はまた、所定のシステム・クロックを入力して
計数し、予め規定されている計数時間に対応する計数が
終了した時点において所定のタイマ・カウンタ・オーバ
ーフロー信号を出力するタイマ・カウンタと、前記タイ
マ・カウンタ・オーバーフロー信号と前記ＣＰＵプログ
ラム・フェッチ信号とを入力して、タイム・カウンタ初
期化信号を生成して出力し、前記タイマ・カウンタに帰
還入力するフリップフロップと、前記タイマ・カウンタ
・オーバーフロー信号と前記ＣＰＵプログラム・フェッ
チ信号とを入力し、論理和演算して前記トレース・メモ
リ・リード信号として出力する論理和回路とを備えて構
成してもよい。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明におけるトレース制御手段の
一実施例の構成を示すブロック図である。図１に示され
るように、本実施例のトレース制御手段は、トレース機
能を実現するために応用装置において使用されるマイク
ロコンピュータと同等の動作機能を有するＣＰＵ１と、
トレース用メモリ２と、トレース・メモリ制御回路３
と、変調器４と、ＯＲ回路５とを備えて構成されてお
り、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）は、当該トレース制御手段の動作タ
イミング図である。図１に示されるように、本実施例の
従来例と異なる点は、本実施例においては、トレース用
メモリ２に対するトレース・メモリ・ライト信号１０６
を生成する手段として、ＡＮＤ回路の代わりに、ＯＲ回
路５および変調器４が設けられていることである。な
お、本実施例のトレース制御手段においては、ＣＰＵ
１、トレース用メモリ２、トレース・メモリ制御回路
３、トレース用データ・バス１０１、トレ−ス・メモリ
用アドレス・バス１０２、ＣＰＵリード信号１０３、ト
レース・メモリ・ライト信号１０６およびトレース・メ
モリ・リード信号１０７等の動作機能については、前述
の従来例の場合において説明した内容と全く同様であ
り、これらに関連する動作説明については省略するもの
とする。
一実施例の構成を示すブロック図である。図１に示され
るように、本実施例のトレース制御手段は、トレース機
能を実現するために応用装置において使用されるマイク
ロコンピュータと同等の動作機能を有するＣＰＵ１と、
トレース用メモリ２と、トレース・メモリ制御回路３
と、変調器４と、ＯＲ回路５とを備えて構成されてお
り、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）は、当該トレース制御手段の動作タ
イミング図である。図１に示されるように、本実施例の
従来例と異なる点は、本実施例においては、トレース用
メモリ２に対するトレース・メモリ・ライト信号１０６
を生成する手段として、ＡＮＤ回路の代わりに、ＯＲ回
路５および変調器４が設けられていることである。な
お、本実施例のトレース制御手段においては、ＣＰＵ
１、トレース用メモリ２、トレース・メモリ制御回路
３、トレース用データ・バス１０１、トレ−ス・メモリ
用アドレス・バス１０２、ＣＰＵリード信号１０３、ト
レース・メモリ・ライト信号１０６およびトレース・メ
モリ・リード信号１０７等の動作機能については、前述
の従来例の場合において説明した内容と全く同様であ
り、これらに関連する動作説明については省略するもの
とする。
【００１７】図１において、本実施例のトレース制御手
段においては、ＯＲ回路５により、ＣＰＵ１において発
生するプログラム・フェッチ・サイクルのみを特定する
ＣＰＵプログラム・フェッチ・ステータス信号１０４
と、ＣＰＵリード信号１０３との双方の負論理出力の論
理和条件をとることにより、ＣＰＵ１においてプログラ
ム・フェッチ・サイクルが発生した時においてのみ不論
理レベルとなるＣＰＵプログラム・フェッチ信号１０５
が生成されて、変調器４に入力される。変調器４におい
ては、ＣＰＵプログラム・フェッチ信号１０５の入力を
受けて、当該ＣＰＵプログラム・フェッチ信号１０５が
任意の変調方式により変調されて、トレ−ス・メモリ・
ライト信号１０６として出力され、トレース用メモリ２
に入力される。トレース用メモリ２においては、このト
レース・メモリ・ライト信号１０６により制御されて、
トレース用データ・バス１０１上のトレース・データ情
報がトレース用メモリ２に書込まれる。
段においては、ＯＲ回路５により、ＣＰＵ１において発
生するプログラム・フェッチ・サイクルのみを特定する
ＣＰＵプログラム・フェッチ・ステータス信号１０４
と、ＣＰＵリード信号１０３との双方の負論理出力の論
理和条件をとることにより、ＣＰＵ１においてプログラ
ム・フェッチ・サイクルが発生した時においてのみ不論
理レベルとなるＣＰＵプログラム・フェッチ信号１０５
が生成されて、変調器４に入力される。変調器４におい
ては、ＣＰＵプログラム・フェッチ信号１０５の入力を
受けて、当該ＣＰＵプログラム・フェッチ信号１０５が
任意の変調方式により変調されて、トレ−ス・メモリ・
ライト信号１０６として出力され、トレース用メモリ２
に入力される。トレース用メモリ２においては、このト
レース・メモリ・ライト信号１０６により制御されて、
トレース用データ・バス１０１上のトレース・データ情
報がトレース用メモリ２に書込まれる。
【００１８】次に、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）に示される動作タ
イミング図をも参照して、本実施例のトレース制御手段
の動作について敷延して説明する。本実施例において
は、図２（ｄ）に示されるように、ＣＰＵ１より出力さ
れるＣＰＵリード信号１０３は、システム・クロックに
対応して、各ＣＰＵバス・サイクルにおいて不論理のア
クティブ・レベルにて出力され、ＯＲ回路５に入力され
る。一方、ＣＰＵ１より出力されるＣＰＵプログラム・
フェッチ・ステータス信号１０４は、図３（ｅ）に示さ
れるように、ＣＰＵバス・サイクル［１］〜［５］およ
びＣＰＵバス・サイクル［７］〜［８］の間にわたり、
ＣＰＵ１より負論理のアクティブ・レベルで出力されて
おり、これらのＣＰＵバス・サイクル［１］〜［５］お
よび［７］〜［８］が、それぞれプログラム・フェッチ
・サイクルであることを示している。従って、ＣＰＵ１
のプログラム実行の軌跡のみをトレース用メモリ２に格
納するために機能するＣＰＵプログラム・フェッチ信号
１０５は、上記のＣＰＵバス・サイクルの間においての
み有効となっている。これらのＣＰＵリード信号１０３
およびＣＰＵプログラム・フェッチ・ステータス信号１
０４は、ＯＲ回路５において論理和がとられて、図３
（ｆ）に示されるようにＣＰＵプログラム・フェッチ信
号１０５として出力され、変調器４に入力される。
（ｄ）、（ｅ）、（ｆ）および（ｇ）に示される動作タ
イミング図をも参照して、本実施例のトレース制御手段
の動作について敷延して説明する。本実施例において
は、図２（ｄ）に示されるように、ＣＰＵ１より出力さ
れるＣＰＵリード信号１０３は、システム・クロックに
対応して、各ＣＰＵバス・サイクルにおいて不論理のア
クティブ・レベルにて出力され、ＯＲ回路５に入力され
る。一方、ＣＰＵ１より出力されるＣＰＵプログラム・
フェッチ・ステータス信号１０４は、図３（ｅ）に示さ
れるように、ＣＰＵバス・サイクル［１］〜［５］およ
びＣＰＵバス・サイクル［７］〜［８］の間にわたり、
ＣＰＵ１より負論理のアクティブ・レベルで出力されて
おり、これらのＣＰＵバス・サイクル［１］〜［５］お
よび［７］〜［８］が、それぞれプログラム・フェッチ
・サイクルであることを示している。従って、ＣＰＵ１
のプログラム実行の軌跡のみをトレース用メモリ２に格
納するために機能するＣＰＵプログラム・フェッチ信号
１０５は、上記のＣＰＵバス・サイクルの間においての
み有効となっている。これらのＣＰＵリード信号１０３
およびＣＰＵプログラム・フェッチ・ステータス信号１
０４は、ＯＲ回路５において論理和がとられて、図３
（ｆ）に示されるようにＣＰＵプログラム・フェッチ信
号１０５として出力され、変調器４に入力される。
【００１９】変調器４に入力される当該ＣＰＵプログラ
ム・フェッチ信号１０５は、当該変調器４において変調
されてトレ−ス・メモリ・ライト信号１０６として出力
されるが、変調器４における変調作用により、ＣＰＵバ
ス・サイクル［２］〜［４］および［７］〜［８］にお
いては、ＣＰＵプログラム・フェッチ信号１０５の中に
存在している書込みパルス信号が除去されている。即
ち、変調器４より出力されるトレース・メモリ・ライト
信号１０６は、間引かれて出力されて、トレース用メモ
リ２に入力される。従って、本実施例のトレース制御手
段においては、ＣＰＵ１において処理されるプログラム
実行情報は、その全てがトレース用メモリ２内に格納さ
れる訳ではなく、当該プログラム実行情報は、任意の割
合いで間引かれた後に、トレース用メモリ２に格納され
るという方式が採られている。
ム・フェッチ信号１０５は、当該変調器４において変調
されてトレ−ス・メモリ・ライト信号１０６として出力
されるが、変調器４における変調作用により、ＣＰＵバ
ス・サイクル［２］〜［４］および［７］〜［８］にお
いては、ＣＰＵプログラム・フェッチ信号１０５の中に
存在している書込みパルス信号が除去されている。即
ち、変調器４より出力されるトレース・メモリ・ライト
信号１０６は、間引かれて出力されて、トレース用メモ
リ２に入力される。従って、本実施例のトレース制御手
段においては、ＣＰＵ１において処理されるプログラム
実行情報は、その全てがトレース用メモリ２内に格納さ
れる訳ではなく、当該プログラム実行情報は、任意の割
合いで間引かれた後に、トレース用メモリ２に格納され
るという方式が採られている。
【００２０】次に、本実施例によるトレース制御手段に
おいて適用される変調器４の具体的な実施例を２つ挙げ
て説明する。図３は、変調器４の第１の実施例の構成を
示すブロック図であり、図３に示されるように、分周器
６と、選択器７とを備えて構成される。また、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）は、当該
変調器４の動作タイミング図である。分周器４において
は、ＣＰＵプログラム・フェッチ信号１０５（図４
（ａ）参照）の入力を受けて、当該ＣＰＵプログラム・
フェッチ信号１０５の周波数が順次分周されて、図４
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示され
るように、１／１分周信号１０８、１／２分周信号１０
９、１／４分周信号１１０、１／８分周信号１１１、…
………、１／Ｎ分周信号１１２が生成されて出力され
る。これらの複数の分周信号は選択器７に入力され、任
意の１つの分周信号が選択されてトレース・メモリ・ラ
イト信号１０６として出力される。即ち、本実施例にお
ける変調器４は、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）の動作タイミング図に示さ
れるように、負論理のアクティブ・レベルのＣＰＵプロ
グラム・フェッチ信号１０５の入力に対応して、当該Ｃ
ＰＵプログラム・フェッチ信号１０５が１／Ｎ分周の割
合いで間引かれて、トレース・メモリ・ライト信号１０
６として出力されるように機能している。
おいて適用される変調器４の具体的な実施例を２つ挙げ
て説明する。図３は、変調器４の第１の実施例の構成を
示すブロック図であり、図３に示されるように、分周器
６と、選択器７とを備えて構成される。また、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）は、当該
変調器４の動作タイミング図である。分周器４において
は、ＣＰＵプログラム・フェッチ信号１０５（図４
（ａ）参照）の入力を受けて、当該ＣＰＵプログラム・
フェッチ信号１０５の周波数が順次分周されて、図４
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示され
るように、１／１分周信号１０８、１／２分周信号１０
９、１／４分周信号１１０、１／８分周信号１１１、…
………、１／Ｎ分周信号１１２が生成されて出力され
る。これらの複数の分周信号は選択器７に入力され、任
意の１つの分周信号が選択されてトレース・メモリ・ラ
イト信号１０６として出力される。即ち、本実施例にお
ける変調器４は、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）の動作タイミング図に示さ
れるように、負論理のアクティブ・レベルのＣＰＵプロ
グラム・フェッチ信号１０５の入力に対応して、当該Ｃ
ＰＵプログラム・フェッチ信号１０５が１／Ｎ分周の割
合いで間引かれて、トレース・メモリ・ライト信号１０
６として出力されるように機能している。
【００２１】図５は、変調器４の第２の実施例の構成を
示すブロック図であり、図５に示されるように、タイマ
・カウンタ８と、フリップフロップ９およびＯＲ回路１
０により形成され、タイマ・カウンタ８を任意のタイミ
ングで初期化する制御回路とを備えて構成される。ま
た、図６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）
は、当該変調器４の動作タイミング図である。図５にお
いて、タイマ・カウンタ８においては、システム・クロ
ック（図６（ａ）参照）１１３の入力を受けて当該シス
テム・クロック１１３が計数され、図６に示されるよう
に、予め決められている計数時間Ｔに対応するクロック
数分の計数が終了すると、負論理アクティブ・レベルの
タイマ・カウンタ・オーバフロー信号（図６（ｃ）参
照）１１４が出力されて、前記制御回路を形成するフリ
ップフロップ９およびＯＲ回路１０に入力される。これ
らのフリップフロップ９およびＯＲ回路１０に対して
は、ＣＰＵプログラム・フェッチ信号（図６（ｂ）参
照）１０５も入力されており、これらの負論理アクティ
ブ・レベルのタイマ・カウンタ・オーバフロー信号１１
４と、ＣＰＵプログラム・フェッチ信号１０５の入力を
受けて、ＯＲ回路１０からはトレース・メモリ・ライト
信号（図６（ｅ）参照）１０６が生成されて出力され、
またフリップフロッフ９からは、ＣＰＵプログラム・フ
ェッチ信号１０５によりタイマ・カウンタ・オーバフロ
ー信号１１４がサプリングされて生成される負論理レベ
ルのタイマ・カウンタ初期化信号（図６（ｄ）参照）１
１５が出力されて、タイマ・カウンタ８に入力される。
タイマ・カウンタ８においては、このタイマ・カウンタ
初期化信号１１５の入力を受けて初期化され、再度シス
テム・クロック１１３の計数が再開されるように作用し
ている。即ち、本実施例における変調器４は、図６
（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）の動作タ
イミング図に示されるように、負論理のアクティブ・レ
ベルのＣＰＵプログラム・フェッチ信号１０５の入力に
対応して、当該ＣＰＵプログラム・フェッチ信号１０５
が、前記時間Ｔにより予め設定された期間分だけ間引か
れて、トレース・メモリ・ライト信号１０６として出力
されるように機能している。
示すブロック図であり、図５に示されるように、タイマ
・カウンタ８と、フリップフロップ９およびＯＲ回路１
０により形成され、タイマ・カウンタ８を任意のタイミ
ングで初期化する制御回路とを備えて構成される。ま
た、図６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）
は、当該変調器４の動作タイミング図である。図５にお
いて、タイマ・カウンタ８においては、システム・クロ
ック（図６（ａ）参照）１１３の入力を受けて当該シス
テム・クロック１１３が計数され、図６に示されるよう
に、予め決められている計数時間Ｔに対応するクロック
数分の計数が終了すると、負論理アクティブ・レベルの
タイマ・カウンタ・オーバフロー信号（図６（ｃ）参
照）１１４が出力されて、前記制御回路を形成するフリ
ップフロップ９およびＯＲ回路１０に入力される。これ
らのフリップフロップ９およびＯＲ回路１０に対して
は、ＣＰＵプログラム・フェッチ信号（図６（ｂ）参
照）１０５も入力されており、これらの負論理アクティ
ブ・レベルのタイマ・カウンタ・オーバフロー信号１１
４と、ＣＰＵプログラム・フェッチ信号１０５の入力を
受けて、ＯＲ回路１０からはトレース・メモリ・ライト
信号（図６（ｅ）参照）１０６が生成されて出力され、
またフリップフロッフ９からは、ＣＰＵプログラム・フ
ェッチ信号１０５によりタイマ・カウンタ・オーバフロ
ー信号１１４がサプリングされて生成される負論理レベ
ルのタイマ・カウンタ初期化信号（図６（ｄ）参照）１
１５が出力されて、タイマ・カウンタ８に入力される。
タイマ・カウンタ８においては、このタイマ・カウンタ
初期化信号１１５の入力を受けて初期化され、再度シス
テム・クロック１１３の計数が再開されるように作用し
ている。即ち、本実施例における変調器４は、図６
（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）の動作タ
イミング図に示されるように、負論理のアクティブ・レ
ベルのＣＰＵプログラム・フェッチ信号１０５の入力に
対応して、当該ＣＰＵプログラム・フェッチ信号１０５
が、前記時間Ｔにより予め設定された期間分だけ間引か
れて、トレース・メモリ・ライト信号１０６として出力
されるように機能している。
【００２２】従って、本発明においては、上記の２つの
実施例における変調器４により、ＣＰＵプログラム・フ
ェッチ信号１０５は、それぞれ間引かれてトレース・メ
モリ・ライト信号として出力されており、これにより、
ＣＰＵ１において実行されたプログラムの軌跡を追跡す
るために必要とされるプログラム・フェッチ・サイクル
に関する情報が、任意の割合いで間引かれてトレ−ス用
メモリ２に格納されてゆく方式が採られている。このた
めに、トレース装置に記憶されているＣＰＵ１のプログ
ラム実行の軌跡情報は連鎖的な情報となっているが、ノ
イマン型コンピュータによるプログラムの連続性によ
り、欠落した情報に大きく影響されることなくプログラ
ム全体の流れを解析／評価することができるので、結果
的には、従来のトレース容量を仮想的に数倍乃至数十倍
に拡大したものと同等のトレース機能が実現される。
実施例における変調器４により、ＣＰＵプログラム・フ
ェッチ信号１０５は、それぞれ間引かれてトレース・メ
モリ・ライト信号として出力されており、これにより、
ＣＰＵ１において実行されたプログラムの軌跡を追跡す
るために必要とされるプログラム・フェッチ・サイクル
に関する情報が、任意の割合いで間引かれてトレ−ス用
メモリ２に格納されてゆく方式が採られている。このた
めに、トレース装置に記憶されているＣＰＵ１のプログ
ラム実行の軌跡情報は連鎖的な情報となっているが、ノ
イマン型コンピュータによるプログラムの連続性によ
り、欠落した情報に大きく影響されることなくプログラ
ム全体の流れを解析／評価することができるので、結果
的には、従来のトレース容量を仮想的に数倍乃至数十倍
に拡大したものと同等のトレース機能が実現される。
【００２３】また、特に１ステートメントが数命令から
数十命令により構成される高級言語により記述されてい
るプログラムの動作解析／性能評価を行う場合において
は、１ステートメントの実行を、そのステートメントを
構成する最低１命令の実行軌跡に置換えることが可能と
なるために、原理的にも全命令をトレースする必然性が
なくなる。従って、本発明により得られるトレース情報
により、略完璧にＣＰＵ１の動作解析を行うことができ
る。
数十命令により構成される高級言語により記述されてい
るプログラムの動作解析／性能評価を行う場合において
は、１ステートメントの実行を、そのステートメントを
構成する最低１命令の実行軌跡に置換えることが可能と
なるために、原理的にも全命令をトレースする必然性が
なくなる。従って、本発明により得られるトレース情報
により、略完璧にＣＰＵ１の動作解析を行うことができ
る。
【００２４】
【発明の効果】以上説明したように、本発明は、エミュ
レーション方式に適用されて、当該エミュレーション方
式のトレース制御手段に含まれるＣＰＵより出力される
ＣＰＵリード信号およびＣＰＵプログラム・フェッチ・
ステータス信号の入力を介して生成されるプログラム・
フェッチ信号を、任意に間引いて生成されるトレース・
メモリ・ライト信号により、前記ＣＰＵより出力される
トレース情報をトレース用メモリ内に格納することによ
り、プログラムの動作解析／性能評価に要するトレース
・メモリ容量を実質的に増大することができるという効
果がある。
レーション方式に適用されて、当該エミュレーション方
式のトレース制御手段に含まれるＣＰＵより出力される
ＣＰＵリード信号およびＣＰＵプログラム・フェッチ・
ステータス信号の入力を介して生成されるプログラム・
フェッチ信号を、任意に間引いて生成されるトレース・
メモリ・ライト信号により、前記ＣＰＵより出力される
トレース情報をトレース用メモリ内に格納することによ
り、プログラムの動作解析／性能評価に要するトレース
・メモリ容量を実質的に増大することができるという効
果がある。
【００２５】また、上記のトレース・メモリ容量の増大
に伴ない、対象とするプログラムの全体の流れを把握し
て動作解析／性能評価を行うことが可能になるととも
に、高級言語により記述されたプログラムに対しても、
容易に動作解析／性能評価を行うことができるという効
果がある。
に伴ない、対象とするプログラムの全体の流れを把握し
て動作解析／性能評価を行うことが可能になるととも
に、高級言語により記述されたプログラムに対しても、
容易に動作解析／性能評価を行うことができるという効
果がある。
【図１】本発明におけるトレース制御手段の１実施例を
示すブロック図である。
示すブロック図である。
【図２】前記１実施例における動作タイミング図であ
る。
る。
【図３】前記１実施例における変調器の第１の実施例を
示すブロック図である。
示すブロック図である。
【図４】前記変調器の第１の実施例における動作タイミ
ング図である。
ング図である。
【図５】前記１実施例における変調器の第２の実施例を
示すブロック図である。
示すブロック図である。
【図６】前記変調器の第２の実施例における動作タイミ
ング図である。
ング図である。
【図７】従来例を示すブロック図である。
【図８】前記従来例における動作タイミング図である。
１ ＣＰＵ ２ トレース用メモリ ３ トレース・メモリ制御回路 ４ 変調器 ５、１０ ＯＲ回路 ６ 分周器 ７ 選択器 ８ タイマ・カウンタ ９ フリップフロップ １１ ＡＮＤ回路 １０１ トレ−ス用データ・バス １０２ トレース・メモリ用アドレス・バス １０３ ＣＰＵリード信号 １０４ ＣＰＵプログラム・フェッチ・ステータス信
号 １０５ ＣＰＵプログラム・フェッチ信号 １０６、１１７ トレ−ス・メモリ・ライト信号 １０７ トレース・メモリ・リード信号 １０８〜１１２ 分周信号 １１３ システム・クロック １１４ タイマ・カウンタ・オーバフロー信号 １１５ タイマ・カウンタ初期化信号 １１６ ＣＰＵライト信号
号 １０５ ＣＰＵプログラム・フェッチ信号 １０６、１１７ トレ−ス・メモリ・ライト信号 １０７ トレース・メモリ・リード信号 １０８〜１１２ 分周信号 １１３ システム・クロック １１４ タイマ・カウンタ・オーバフロー信号 １１５ タイマ・カウンタ初期化信号 １１６ ＣＰＵライト信号
Claims (4)
- 【請求項１】 解析／評価の対象となるマイクロコンピ
ュータと同等の動作機能を有するＣＰＵと、 所定のトレース・メモリ・ライト信号を介して、前記Ｃ
ＰＵより出力されるトレース用データを入力して格納す
るとともに、所定のトレース・メモリ・リード信号を介
して、前記トレース・データの読出しが行われるトレー
ス用メモリと、 前記トレース用メモリに対するトレース用データの書込
み時に、前記ＣＰＵより出力されるＣＰＵリード信号
と、当該ＣＰＵにおいてプログラム・フェッチ・サイク
ルが発生していることを示すプログラム・フェッチ・ス
テータス信号とを入力して、前記トレース・メモリ・ラ
イト信号を生成して出力するトレース・メモリ・ライト
信号出力回路と、 前記トレース用メモリからのトレース用データの読出し
時に、前記トレース・メモリ・リード信号を生成して出
力するトレース・メモリ制御回路と、 を少なくともトレース制御手段として備えることを特徴
とするエミュレーション方式。 - 【請求項２】 前記トレース・メモリ・ライト信号出力
回路が、前記ＣＰＵリード信号と前記プログラム・フェ
ッチ・ステータス信号とを入力して、ＣＰＵプログラム
・フェッチ信号を出力する論理和回路と、 前記ＣＰＵプログラム・フェッチ信号を入力して、前記
トレース・メモリ・リード信号を生成して出力する変調
回路と、 を備えて構成されることを特徴とする請求項１記載のエ
ミュレーション方式。 - 【請求項３】 前記変調回路が、前記ＣＰＵプログラム
・フェッチ信号を入力して、当該ＣＰＵプログラム・フ
ェッチ信号の周波数を分周して、複数の分周信号を出力
する分周器と、 前記複数の分周信号を入力して、何れか１つの分周信号
を選択して前記トレース・メモリ・リード信号として出
力する選択器と、 を備えて構成されることを特徴とする請求項２記載のエ
ミュレーション方式。 - 【請求項４】 前記変調回路が、所定のシステム・クロ
ックを入力して計数し、予め規定されている計数時間に
対応する計数が終了した時点において所定のタイマ・カ
ウンタ・オーバーフロー信号を出力するタイマ・カウン
タと、 前記タイマ・カウンタ・オーバーフロー信号と前記ＣＰ
Ｕプログラム・フェッチ信号とを入力して、タイム・カ
ウンタ初期化信号を生成して出力し、前記タイマ・カウ
ンタに帰還入力するフリップフロップと、 前記タイマ・カウンタ・オーバーフロー信号と前記ＣＰ
Ｕプログラム・フェッチ信号とを入力し、論理和演算し
て前記トレース・メモリ・リード信号として出力する論
理和回路と、 を備えて構成されることを特徴とする請求項２記載のエ
ミュレーション方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124883A JPH08320808A (ja) | 1995-05-24 | 1995-05-24 | エミュレーション方式 |
| US08/653,302 US5715435A (en) | 1995-05-24 | 1996-05-24 | Trace control circuit in emulation system |
| EP96108316A EP0744694A1 (en) | 1995-05-24 | 1996-05-24 | Improved trace control circuit in emulation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124883A JPH08320808A (ja) | 1995-05-24 | 1995-05-24 | エミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08320808A true JPH08320808A (ja) | 1996-12-03 |
Family
ID=14896460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124883A Pending JPH08320808A (ja) | 1995-05-24 | 1995-05-24 | エミュレーション方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5715435A (ja) |
| EP (1) | EP0744694A1 (ja) |
| JP (1) | JPH08320808A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3443720B2 (ja) * | 1995-12-12 | 2003-09-08 | 株式会社日立製作所 | エミュレータ |
| JP3565987B2 (ja) * | 1996-05-28 | 2004-09-15 | 株式会社ルネサステクノロジ | エミュレータ装置 |
| JP3175757B2 (ja) * | 1996-08-13 | 2001-06-11 | 日本電気株式会社 | デバッグシステム |
| JP3608915B2 (ja) * | 1997-09-22 | 2005-01-12 | 富士通株式会社 | マルチプロセッシングシステムの性能評価方法および装置並びにマルチプロセッシングシステムの性能評価プログラムを格納した記憶媒体 |
| JP2992284B1 (ja) * | 1998-10-20 | 1999-12-20 | 松下電器産業株式会社 | 信号処理装置 |
| US6584586B1 (en) * | 2000-03-22 | 2003-06-24 | Advanced Micro Devices, Inc. | Apparatus and method for capturing and transferring internal system activity |
| US7237090B1 (en) | 2000-12-29 | 2007-06-26 | Mips Technologies, Inc. | Configurable out-of-order data transfer in a coprocessor interface |
| US7287147B1 (en) | 2000-12-29 | 2007-10-23 | Mips Technologies, Inc. | Configurable co-processor interface |
| US7185234B1 (en) * | 2001-04-30 | 2007-02-27 | Mips Technologies, Inc. | Trace control from hardware and software |
| US7134116B1 (en) | 2001-04-30 | 2006-11-07 | Mips Technologies, Inc. | External trace synchronization via periodic sampling |
| US7178133B1 (en) | 2001-04-30 | 2007-02-13 | Mips Technologies, Inc. | Trace control based on a characteristic of a processor's operating state |
| US7069544B1 (en) | 2001-04-30 | 2006-06-27 | Mips Technologies, Inc. | Dynamic selection of a compression algorithm for trace data |
| US7124072B1 (en) | 2001-04-30 | 2006-10-17 | Mips Technologies, Inc. | Program counter and data tracing from a multi-issue processor |
| US7181728B1 (en) | 2001-04-30 | 2007-02-20 | Mips Technologies, Inc. | User controlled trace records |
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