JP3443720B2 - エミュレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理システ
ムにおけるデータ取得技術に関し、特にエミュレータに
おけるバス上の信号を取得するトレースメモリの構成方
式およびトレース制御方法に利用して好適な技術に関す
る。

【０００２】

【従来の技術】従来、新たに開発したマイクロコンピュ
ータ応用システム（以下、ユーザシステムと称する）の
詳細な評価を行なう場合、エミュレータが使用されてい
る。

【０００３】従来のシステム評価装置は、例えばパーソ
ナルコンピュータ等のホストコンピュータとターゲット
となるユーザシステムとの間に、ユーザシステムのマイ
クロコンピュータの機能を代行する評価用マイクロコン
ピュータやユーザシステムのバス上の信号を取得するト
レースメモリ等を備えたインサーキットエミュレータと
呼ばれる装置が接続されて、ユーザプログラムとエミュ
レーションプログラムとを切り替えながら実行して、ユ
ーザプログラム実行中にメモリに記憶されたデータを解
析することでデバッグを行えるように構成されていた。

【０００４】かかるエミュレータは、図９に示すよう
に、エミュレーションや各種デバッグ機能を実行するた
めのエミュレーション制御部１０１、ユーザプログラム
の実行停止条件を設定し、条件が成立したときにユーザ
プログラムを停止させるブレーク制御部１０２、プロー
ブ１０９およびユーザシステムＩ／Ｆケーブルを介して
ユーザシステムのバス上の信号を取得するトレースメモ
リ１０３、ユーザシステムのメモリが用意されていない
場合に貸し出しされる代行メモリ１０４、ホストコンピ
ュータとの間でデータ通信を行なうためのシリアルイン
タフェース１０５およびそれらの制御を司る制御用マイ
クロコンピュータ１０６などから構成され、エミュレー
タ１００から延長されたユーザインタフェースケーブル
１０７先端のポッド部１０８がユーザシステム上のＭＰ
Ｕソケット１１０に結合されることにより、ユーザシス
テムと接続されるようにされている。なお、上記ポッド
部１０８内にユーザシステム内のマイクロコンピュータ
の機能を代行するマイクロコンピュータが設けられてい
る。かかるエミュレータに関しては、昭和５９年１１月
３０日、株式会社オーム社発行の「ＬＳＩハンドブッ
ク」第５６２頁〜第５６３頁に記載されている。

【０００５】

【発明が解決しようとする課題】エミュレータにおいて
は、バス上の信号を取得するトレースメモリのアクセス
タイムがマイクロコンピュータの動作周波数に比較して
長いと、トレースデータの欠落という問題が生じる。そ
こで、トレースメモリを複数のバンクに構成して交互に
データを格納することによりトレースデータの欠落を防
止するようにした発明が提案されている（特開平６−５
２０１３号公報）。

【０００６】ところで、エミュレータにおいては、ユー
ザプログラムの実行中におけるバス上のすべての信号を
トレースメモリに取得することは、メモリ容量が有限で
かつマイクロコンピュータの動作周波数が高くなること
に伴って単位時間内に取得すべきデータ量がますます増
加する現状において妥当な選択ではない。そのため、所
定の条件（トレース条件）を設定してその条件に合致し
たときのバス上の信号のみをトレースメモリに格納する
ことが考えられる。

【０００７】しかしながら、例えばトレースメモリを２
つのバンクで構成して各バンクに交互にデータを格納す
るとともに、所定のトレース条件を設定してその条件に
合致したときのバス上の信号のみをトレースメモリに格
納するようなトレース方式を採用した場合、必ずしも条
件に合致したときのデータが２つのバンクのトレースメ
モリに交互に格納されるとは限らず、有効なトレースデ
ータが一方のバンクに偏ったり、メモリ内のトレースデ
ータの格納順序が分からなくなってしまうという問題点
があることが明らかになった。

【０００８】本発明の目的は、トレースメモリを複数の
バンクで構成したエミュレータにおいて、所望のデータ
を効率よくトレースメモリ内に格納することができるト
レースメモリの構成方式およびトレース制御方法を提供
することにある。

【０００９】本発明の他の目的は、トレースメモリを複
数のバンクで構成したエミュレータにおいて、トレース
メモリ内に取得されたデータの順序がばらばらにならな
いように格納することができるトレースメモリの構成方
式およびトレース制御方法を提供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、本発明は、トレースメモリを複
数のバンクで構成し、原則として各バンクにトレースデ
ータを順番に格納していくように制御回路を構成すると
ともに、トレース条件設定手段とトレース条件一致検出
手段とを設け、トレース条件と一致したデータなのか一
致しないデータなのかを示すビットもしくはデータ（以
下、有効／無効フラグと称する）を生成して各バンク内
にトレースデータと共に格納するようにしたものであ
る。

【００１３】これによって、トレースメモリの各バンク
のメモリは数回に一度アクセスされるだけとなるため、
トレースメモリのアクセスタイムがマイクロコンピュー
タの動作周波数に比較して長くてもデータの欠落を生じ
ることなくバス上の信号を取得することができるととも
に、トレースデータには有効／無効フラグが付加されて
格納されるため、トレースメモリ内のデータの格納順序
が分からなくなってしまうということがない。

【００１４】さらに、トレースメモリの各バンクのアド
レスは共通のカウンタによって生成されるように構成
し、上記カウンタはいずれか１つのバンクに有効データ
が格納されたときに更新され、すべてのバンクに無効デ
ータが格納されたときは更新されないように構成する。
これによって、無効データが多数トレースメモリに格納
されてしまうのを回避し、よってトレースメモリの利用
効率を向上させることができる。

【００１５】

【発明の実施の形態】以下、本発明の一実施例を詳細に
説明する。図１は本発明に係るエミュレータの構成例を
示す。

【００１６】図１において、１１は開発されたユーザシ
ステムに使用されるマイクロコンピュータと同一の機能
を有するマイクロコンピュータを内蔵した評価用チップ
（以下、エバチップと称する）、２０はエミュレータ全
体を制御したりホストコンピュータとの間でデータ通信
を行なうコントロールプロセッサ、１２はバス上の信号
をサンプリングして保持するメモリを含むトレース回
路、１３はユーザプログラムの実行やトレース条件およ
び停止条件を設定し条件が成立したときにトレースを開
始したりユーザプログラムを停止させたりするトレース
＆ブレーク制御回路、１４はエミュレーションや各種デ
バッグ機能を実現するためのエミュレーション制御用プ
ログラムが格納されたファームＲＡＭ（ランダム・アク
セス・メモリ）、１５は上記エバチップ１１とコンロー
ルプロッサ２０との間で通信を行うためのパラレル通信
手段としてのシェアードＲＡＭ、１６はユーザシステム
に充分な容量のメモリが用意されていない場合やユーザ
が開発したプログラムを格納するために使用される貸し
出しメモリとしてのエミュレーションＲＡＭ、１７は上
記エミュレーションＲＡＭ１６をアドレス空間の任意の
位置に割り付けることができるようにするためのアドレ
スマップ制御回路、１８はユーザプログラム実行中にバ
ス上に出力されたアドレス信号や割込み信号をリアルタ
イムで取り込むレジスタ等からなるモニタ回路で、コン
トロールプロセッサ２０がこのモニタ回路１８を参照す
ることによりユーザプログラム実行状態をいつでも確認
することができる。コントロールプロセッサ２０は、い
わゆるマイクロプロセッサと同一の構成のデバイスで１
つの半導体チップによって構成される。

【００１７】この実施例のエミュレータは、エバチップ
１１に接続されユーザシステムの信号がのるトレースバ
スＴＢＳと、コントロールプロセッサ２０に接続された
ＣＰＵバスＣＢＳとを備えている。上記各種メモリ回路
１２，１４，１５，１６，１８は上記２つのバスＴＢ
Ｓ，ＣＢＳにそれぞれ接続され、エバチップ１１とコン
トロールプロセッサ２０のいずれの側からもアクセス可
能にされている。ＢＦＦは各バスＴＢＳ，ＣＢＳ上に設
けられバスの接続／遮断機能を有するバスバッファ、Ｌ
Ｔはバス上の信号をラッチ可能なＤ型フリップフロップ
からなるようなラッチ回路である。上記トレースバスＴ
ＢＳには、例えば３２ビットのデータ信号がのるデータ
バスと、２４ビットのようなアドレス信号がのるアドレ
スバスと、各種コントロール信号やステータス信号がの
るコントロールバスが含まれる。ＣＰＵバスＣＢＳも図
１ではアドレスバス、データバスおよびコントロールバ
スをすべて含んだ一括バスとして示されている。

【００１８】本実施例のエミュレータでは、上記トレー
ス回路１２が２つのバンクメモリＢＭＥＭ０，ＢＭＥＭ
１によって構成され、各バンクメモリＢＭＥＭ０，ＢＭ
ＥＭ１に対応してトレース＆ブレーク制御回路１３も２
組設けられているとともに、２つのバンクメモリＢＭＥ
Ｍ０，ＢＭＥＭ１に共通のアドレスポインタ（アドレス
カウンタ）５０と上記トレース＆ブレーク制御回路１３
からの信号によって上記共通アドレスポインタ５０を制
御するポインタ制御回路７０が設けられている。

【００１９】また、上記各バンクメモリＢＭＥＭ０，Ｂ
ＭＥＭ１に交互にトレースバスＴＢＳ上の信号を取得さ
せるためのクロックＣＬＫ０，ＣＬＫ１を形成するクロ
ック形成回路３０およびエバチップ１１から出力される
ユーザプログラム実行中かエミュレーションプログラム
実行中かを示す信号／ＡＳＥＢＲＫＡＫに基づいて上記
クロック形成回路３０やトレース＆ブレーク制御回路１
３に対する制御信号／ＲＵＮＳＴＥＰを形成する信号生
成回路４０が設けられている。上記信号／ＡＳＥＢＲＫ
ＡＫと制御信号／ＲＵＮＳＴＥＰのタイミングはほぼ同
一である。この信号生成回路４０内にはユーザプログラ
ムを１命令ずつ実行させるモードにあるか否かを示すフ
ラグもしくはレジスタが設けられている。

【００２０】図２には上記クロック形成回路３０の実施
例が、また図３には上記トレース回路１２およびトレー
ス＆ブレーク制御回路１３のより詳細な実施例が示され
ている。

【００２１】図２に示されているクロック形成回路３０
は、上記エバチップ１１から出力されるトレースバスＴ
ＢＳ上の信号の有効性を示す信号／ＡＳＥＴＳおよび基
準クロックφを入力信号とするＡＮＤゲート３１と、イ
ンバータ３２，３３，３４およびＮＡＮＤゲート３５か
らなるワンショットパルス生成回路３６と、該ワンショ
ットパルス生成回路３６で生成されたパルスがクリア端
子ＣＬＲに入力されかつ上記ＡＮＤゲート３１の出力信
号がクロック端子ＣＫに入力されるとともに反転出力端
子／Ｑがデータ端子Ｄに帰還接続されてなるＤ型フリッ
プフロップ３７とによって構成されており、フリップフ
ロップ３７の出力端子Ｑ，／Ｑから互いに逆相のクロッ
クＣＬＫ０とＣＬＫ１が出力される。上記ワンショット
パルス生成回路３６は、前記信号生成回路４０から供給
されるユーザプログラム実行中かエミュレーションプロ
グラム実行中かを示す信号／ＲＵＮＳＴＥＰの立下りエ
ッジを検出してワンショットパルスを形成する。

【００２２】上記トレース＆ブレーク制御回路１３は、
図３に示されているように、それぞれトレース条件を設
定するレジスタ４２と、該レジスタ４２に設定されてい
る条件とバスＢＢ０（またはＢＢ１）上の信号とを比較
して一致したか否か判定する比較器４３と、上記ＲＵＮ
ＳＴＥＰ信号とクロックＣＬＫ０等に基づいて上記比較
器４３による比較動作を許可する信号ＣＭＰＥＮ０（Ｃ
ＭＰＥＮ１）やバンクメモリＢＭＥＭ０（またはＢＭＥ
Ｍ１）へのデータの書き込みタイミングを与えるライト
制御信号／ＷＲ０（／ＷＲ１）を形成するトレース＆ブ
レーク制御回路４１等から構成されている。トレース＆
ブレーク制御回路４１から出力される信号ＣＭＰＥＮ
０，ＣＭＰＥＮ１は、前記信号生成回路４０から出力さ
れる信号／ＲＵＮＳＴＥＰがユーザプログラム実行中で
あることを示している間だけ比較器４３を動作させる。

【００２３】また、上記比較器４３はバスＢＢ０（ＢＢ
１）上の信号とレジスタ４２に設定されたトレース条件
の一致を検出したときに、バンクメモリＢＭＥＭ０（Ｂ
ＭＥＭ１）の前段のセレクタＳＥＬ１０（ＳＥＬ１１）
に対して書込み有効信号ＷＲＶ０（ＷＲＶ１）を出力す
る。この書込み有効信号は書込みデータとして扱われる
ように構成されており、セレクタＳＥＬ１０，ＳＷＬ１
１を通してバンクメモリＢＭＥＭ０，ＢＭＥＭ１にバス
ＢＢ０，ＢＢ１上の信号が格納されるときに、バンクメ
モリＢＭＥＭ０，ＢＭＥＭ１に設けられた有効フラグビ
ットＦＢに書込み有効信号ＷＲＶ０，ＷＲＶ１のレベル
に応じたデータが書き込まれ、トレースバスからバンク
メモリＢＭＥＭ０，ＢＭＥＭ１に取り込まれたデータの
有効／無効を示す情報として記憶される。

【００２４】なお、図示しないが、上記トレース＆ブレ
ーク制御回路１３は、ユーザプログラムの停止条件を設
定するためのレジスタと、該レジスタに設定されたブレ
ーク条件とトレースバスＴＢＳ上の信号とを比較して一
致したときにエバチップ１１に対してユーザプログラム
の実行停止信号を与える比較器とを備えており、これら
のレジスタ、比較器に対する制御信号も上記トレース＆
ブレーク制御回路４１によって形成される。

【００２５】また、特に制限されないが、この実施例で
は、上記アドレスポインタ制御回路７０はＮＯＲゲート
７１により構成され、アドレスポインタ５０はカウンタ
回路５１とラッチ回路５２とによって構成されていると
ともに、上記各トレース＆ブレーク制御回路１３内の比
較器４３の出力信号が上記アドレスポインタ制御回路７
０としてのＮＯＲゲート７１に入力され、該ＮＯＲゲー
ト７１の出力信号がアドレスポインタ５０を構成するカ
ウンタ回路５１のイネーブル端子ＥＮに入力されてい
る。そして、このカウンタ回路５１のクロック端子ＣＬ
Ｋに上記クロック形成回路３０からのクロックＣＬＫ０
が入力されており、上記トレース＆ブレーク制御回路１
３内の比較器４３が一致検出信号を出力するとクロック
ＣＬＫ０に同期してカウンタ回路７１が更新されるよう
に構成されている。

【００２６】これによって、第１バンクと第２バンクの
いずれか一方のトレース条件が成立するとアドレスポイ
ンタ５０のカウンタ回路５１が更新される。ただし、更
新はクロックＣＬＫ０にのみ同期して行われるので、両
方のバンクのトレース条件が成立してもアドレスポイン
タは１つ更新されるだけで２つ更新されることはない。
また、バンクメモリＢＭＥＭ１へはカウンタ回路５１の
値をクロックＣＬＫ１に同期してラッチするラッチ回路
５２を介して供給されるため、第１バンク側の比較器４
３の一致信号が出力されてカウンタ回路５１が更新され
てもラッチ回路５２には更新前の値が保持されているた
め、更新後のアドレスにトレースデータが格納されるこ
とはない。

【００２７】上記レジスタ４２には、コントロールプロ
セッサ２０がＣＰＵバスＣＢＳを介してトレース条件を
設定できるようにするため、ＣＰＵデータバスＣＤＢＳ
が接続されている。上記アドレスポインタのカウンタ回
路５１もその値をコントロールプロセッサ２０が読み込
めるようにするため、ＣＰＵデータバスＣＤＢＳに接続
されている。なお、上記コントロールプロセッサ２０に
よって、上記レジスタ４２，カウンタ回路５１が指定で
きるようにするために、デコーダを介して上記レジスタ
４２，カウンタ回路５１はアドレスバスＣＡＢＳにも接
続されている。コントロールプロセッサ２０によって、
レジスタを指定してデータバスにデータを与えて設定を
行なう。また、カウンタ回路を指定することにより、そ
の値を読み込むことができる。

【００２８】バンクメモリＢＭＥＭ０，ＢＭＥＭ１には
セレクタＳＥＬ０，ＳＥＬ１を介してＣＰＵアドレスバ
スＣＡＢＳとアドレスポインタ５０のカウンタ回路５１
からのアドレスが選択的に供給可能にされ、ユーザプロ
グラム（エミュレーション）実行時にはアドレスポイン
タ５０のカウンタ回路５１（またはラッチ回路５２）か
らのアドレスが供給され、エミュレーション停止時には
ＣＰＵアドレスバスＣＡＢＳ上のアドレスが供給され
る。また、バンクメモリＢＭＥＭ０，ＢＭＥＭ１にはセ
レクタＳＥＬ１０，ＳＥＬ１１を介してバンクバスＢＢ
０，ＢＢ１とＣＰＵデータバスＣＤＢＳが接続可能にさ
れ、ユーザプログラム実行時にはバンクバスＢＢ０，Ｂ
Ｂ１上の信号がバンクメモリＢＭＥＭ０，ＢＭＥＭ１に
供給されトレース可能とされるとともに、エミュレーシ
ョン停止時にはＣＰＵデータバスＣＤＢＳがバンクメモ
リＢＭＥＭ０，ＢＭＥＭ１に接続され、コントロールプ
ロセッサ２０がバンクメモリ内のトレースデータを読み
込むことができるように構成されている。

【００２９】特に制限されないが、この実施例では、ト
レースバスＴＢＳ上の信号はラッチ回路ＬＴ０，ＬＴ１
によってそれぞれ逆相のクロックＣＬＫ０とＣＬＫ１に
同期してラッチされて上記バンクバスＢＢ０とＢＢ１上
に出力され、このバンクバスＢＢ０とＢＢ１上の各信号
は、同じくクロックＣＬＫ０とＣＬＫ１に同期してラッ
チ動作するラッチ回路ＬＴ１０，ＬＴ１１にそれぞれラ
ッチされてから上記セレクタＳＥＬ１０，ＳＥＬ１１を
介して各バンクメモリＢＭＥＭ０，ＢＭＥＭ１に供給さ
れるように構成されている。

【００３０】このように２つのラッチ回路を介してトレ
ースバスＴＢＳ上の信号をバンクメモリＢＭＥＭ０，Ｂ
ＭＥＭ１に供給するように構成することによって、バン
クメモリへの書き込みタイミング設計をし易くしてい
る。また、クロックＣＬＫ０とＣＬＫ１は逆相のクロッ
クであるため、トレースバスＴＢＳ上の信号は時系列的
に交互にラッチ回路ＬＴ０，ＬＴ１に取り込まれ、さら
に取り込まれたデータは１クロック遅れて対応するバン
クメモリＢＭＥＭ０，ＢＭＥＭ１にそれぞれ供給され
る。

【００３１】図４および図５には、トレースバスＴＢＳ
上の信号のトレースのタイミングの例が示されている。

【００３２】図４には、トレースバスＴＢＳのバスサイ
クル４〜１０の信号がトレース条件に合致してトレース
メモリに取得される場合のタイミングが示されている。
ここでは、バスサイクルが２から３に切り変わるときに
信号／ＲＵＮＳＴＥＰがハイレベルからロウレベルに変
化されると、バンククロックＣＬＫ０，ＣＬＫ１の形成
が開始される。このバンククロックＣＬＫ０，ＣＬＫ１
によってラッチ回路ＬＴ０，ＬＴ１が動作されてバンク
バスＢＢ０，ＢＢ１上にトレースバスＴＢＳ上の信号が
交互にのせられる。また、上記バンククロックＣＬＫ
０，ＣＬＫ１に基づいてトレース＆ブレーク制御回路４
１がそれぞれ１クロック遅れたライト制御信号／ＷＲ
０，／ＷＲ１を形成してバンクメモリＢＭＥＭ０，ＢＭ
ＥＭ１に対して供給する。さらに、バンククロックＣＬ
Ｋ０の最初の立ち上がりに同期して制御信号ＣＭＰＥＮ
０がロウレベルに変化され、ＣＬＫ１の最初の立ち上が
りに同期して制御信号ＣＭＰＥＮ１がロウレベルに変化
されて、トレース＆ブレーク制御回路１３を構成する比
較器４３がそれぞれ比較動作を開始する。

【００３３】すると、まず第２バンク（バンクメモリＢ
ＭＥＭ１）側の比較器４３の出力信号ＷＲＶ１が条件一
致を示すハイレベルに変化する。これによって、バンク
メモリＢＭＥＭ１の有効／無効フラグビットＦＢには、
表１に示すように“１”が書き込まれるとともに、アド
レスポインタ５０のカウンタ回路５１がバンククロック
ＣＬＫ０に同期して「０」から「１」に更新される。こ
のカウンタ回路５１の値はセレクタＳＥＬ０を介してバ
ンクメモリＢＭＥＭ０に供給され次のアドレスにバンク
バスＢＢ０上の信号（トレースバスサイクル５の信号）
が格納されるとともに、クロックＣＬＫ１の立ち上がり
に同期してラッチ回路５２に取り込まれてセレクタＳＥ
Ｌ１を介してバンクメモリＢＭＥＭ１に供給されそのア
ドレスにバンクバスＢＢ１上の信号（トレースバスサイ
クル６の信号）が格納される。このとき、比較器４３は
いずれのバンク側も条件一致を検出するため、各バンク
メモリＢＭＥＭ０，ＢＭＥＭ１の有効／無効フラグビッ
トに“１”が書き込まれるとともに、アドレスポインタ
５０のカウンタ回路５１が「１」から「２」に更新され
る。

【００３４】

【表１】

【００３５】上記動作を繰り返してバスサイクル１０の
信号までトレースが終了すると、それ以降は比較器４３
の出力信号ＷＲＶ０，ＷＲＶ１が条件不一致を示すロウ
レベルに変化する。そのため、バスサイクル１１以降は
アドレスポインタ５０のカウンタ回路５１の値が「４」
のまま更新されなくなり、各バンクバス上の信号はバン
クメモリＢＭＥＭ０，ＢＭＥＭ１の同一アドレスに重ね
て書き込まれて行く。その結果、トレースメモリの利用
効率が高くなる。

【００３６】図５には、トレースバスＴＢＳのバスサイ
クル３，４，６，８，１３，１８の信号がトレース条件
に合致してトレースメモリに取得される場合のタイミン
グが示されている。また、図５においては、信号／ＲＵ
ＮＳＴＥＰがロウレベルである間がトレースを必要とす
るユーザプログラム実行状態であることを示しており、
信号／ＲＵＮＳＴＥＰがハイレベルとされているバスサ
イクル９〜１２はエミュレーションプログラムの実行期
間である。

【００３７】図５において、バスサイクルが２から３に
切り変わるときに信号／ＲＵＮＳＴＥＰがハイレベルか
らロウレベルに変化されると、バンククロックＣＬＫ
０，ＣＬＫ１の形成が開始される。このバンククロック
ＣＬＫ０，ＣＬＫ１によってラッチ回路ＬＴ０，ＬＴ１
が動作されてバンクバスＢＢ０，ＢＢ１上にトレースバ
スＴＢＳ上の信号が交互にのせられる。また、上記バン
ククロックＣＬＫ０，ＣＬＫ１に基づいてトレース＆ブ
レーク制御回路４１がそれぞれ１クロック遅れたライト
クロック／ＷＲ０，／ＷＲ１を形成してバンクメモリＢ
ＭＥＭ０，ＢＭＥＭ１に対して供給する。さらに、バン
ククロックＣＬＫ０の最初の立ち上がりに同期して制御
信号ＣＭＰＥＮ０がロウレベルに変化されるとともに、
ＣＬＫ１の最初の立ち上がりに同期して制御信号ＣＭＰ
ＥＮ１がロウレベルに変化されて、トレース＆ブレーク
制御回路１３を構成する比較器４３がそれぞれ比較動作
を開始する。

【００３８】すると、まずバンクメモリＢＭＥＭ０にバ
ンクバスＢＢ０上の信号（トレースバスサイクル３の信
号）が格納されるときに第１バンク側の比較器４３の出
力信号ＷＲＶ０が条件一致を示すハイレベルに変化す
る。これによって、バンクメモリＢＭＥＭ０の有効／無
効フラグビットＦＢには、表２に示すように“１”が書
き込まれるとともに、アドレスポインタ５０のカウンタ
回路５１がバンククロックＣＬＫ０に同期して「０」か
ら「１」へ更新される。ただし、このときアドレスポイ
ンタ５０のラッチ回路５２にはカウンタ回路５１の前の
値（アドレス「０」）が保持され、このラッチ回路５２
の値がセレクタＳＥＬ１を介してバンクメモリＢＭＥＭ
１に供給されるため、前のアドレス「０」にバンクバス
ＢＢ１上の信号（トレースバスサイクル４の信号）が格
納される。このとき、第２バンク側の比較器４３の出力
信号ＷＲＶ１が条件一致を示すハイレベルに変化する。
これによって、バンクメモリＢＭＥＭ１の有効／無効フ
ラグビットＦＢには、表２に示すように“１”が書き込
まれる。

【００３９】

【表２】

【００４０】一方、上記更新されたカウンタ回路５１の
値（アドレス「１」）はセレクタＳＥＬ０を介してバン
クメモリＢＭＥＭ０に供給されそのアドレスにバンクバ
スＢＢ０上の信号（トレースバスサイクル５の信号）が
格納されるとともに、クロックＣＬＫ１の立ち上がりに
同期してラッチ回路５２に取り込まれてセレクタＳＥＬ
１を介してバンクメモリＢＭＥＭ１に供給されそのアド
レスにバンクバスＢＢ１上の信号（トレースバスサイク
ル６の信号）が格納される。このとき、第１バンク側の
比較器４３は条件不一致を検出するため、バンクメモリ
ＢＭＥＭ０の有効／無効フラグビットには表２に示すよ
うに“０”が書き込まれるとともに、第２バンク側の比
較器４３は条件一致を検出するため、バンクメモリＢＭ
ＥＭ１の有効／無効フラグビットに“１”が書き込まれ
る。また、このとき第２バンク側の比較器４３の出力信
号ＷＲＶ１が条件一致を示すハイレベルにされているた
め、アドレスポインタ５０のカウンタ回路５１が「１」
から「２」へ更新される。

【００４１】更新されたカウンタ回路５１の値（アドレ
ス「２」）はセレクタＳＥＬ０を介してバンクメモリＢ
ＭＥＭ０に供給されそのアドレスにバンクバスＢＢ０上
の信号（トレースバスサイクル７の信号）が格納される
とともに、クロックＣＬＫ１の立ち上がりに同期してラ
ッチ回路５２に取り込まれてセレクタＳＥＬ１を介して
バンクメモリＢＭＥＭ１に供給されそのアドレスにバン
クバスＢＢ１上の信号（トレースバスサイクル８の信
号）が格納される。このとき、第１バンク側の比較器４
３は条件不一致を検出するため、バンクメモリＢＭＥＭ
０の有効／無効フラグビットに“０”が書き込まれる。
一方、第２バンク側の比較器４３は条件一致を検出する
ため、バンクメモリＢＭＥＭ１の有効／無効フラグビッ
トに“１”が書き込まれる。また、このとき第２バンク
側の比較器４３の出力信号ＷＲＶ１が条件一致を示すハ
イレベルにされているため、アドレスポインタ５０のカ
ウンタ回路５１が「２」から「３」へ更新される。

【００４２】更新されたカウンタ回路５１の値（アドレ
ス「３」）はセレクタＳＥＬ０を介してバンクメモリＢ
ＭＥＭ０に供給されそのアドレスにバンクバスＢＢ０上
の信号（トレースバスサイクル９の信号）が格納される
とともに、クロックＣＬＫ１の立ち上がりに同期してラ
ッチ回路５２に取り込まれてセレクタＳＥＬ１を介して
バンクメモリＢＭＥＭ１に供給されそのアドレスにバン
クバスＢＢ１上の信号（トレースバスサイクル１０の信
号）が格納される。このとき、第１バンクおよび第２バ
ンクのトレース＆ブレーク制御回路４１はいずれも信号
／ＲＵＮＳＴＥＰのハイレベルへの変化に応じて、ライ
ト制御信号／ＷＲ０，／ＷＲ１をハイレベルのままとす
るため、バンクメモリＢＭＥＭ０，ＢＭＥＭ１へのデー
タの取り込みがなされないとともに、第１バンクおよび
第２バンクの比較器４３の出力信号はいずれも条件不一
致を示すロウレベルになるためアドレスポインタ５０の
カウンタ回路５１は更新されない。

【００４３】そして、バスサイクルが「１２」から「１
３」に変わるときに信号／ＲＵＮＳＴＥＰがハイレベル
からロウレベルに変化されると、第１バンクおよび第２
バンクのトレース＆ブレーク制御回路４１から出力され
るライト制御信号／ＷＲ０，／ＷＲ１がハイレベルから
ロウレベルに変化するようになるため、バスサイクル１
３の信号がバンクメモリＢＭＥＭ０に格納されるととも
に、比較器４３の出力信号ＷＲＶ０が条件一致を示すハ
イレベルに変化する。そのため、バンクメモリＢＭＥＭ
０の有効／無効フラグビットには表２に示すように
“１”が書き込まれるとともに、アドレスポインタ５０
のカウンタ回路５１が「３」から「４」に更新される。
一方、第２バンクバスＢＢ１上の信号１４はトレース条
件に合致していないとすると、第２バンク側の比較器４
３は条件不一致を検出し、バンクメモリＢＭＥＭ１の有
効／無効フラグビットに“０”が書き込まれる。

【００４４】その後、再びトレースバスサイクル１５，
１６，１７とトレース条件に合致しない信号が続くと、
そのとき、第１バンク側および第２バンク側の比較器４
３は条件不一致を検出するため、出力信号ＷＲＶ０，Ｗ
ＲＶ１が共に条件不一致を示すロウレベルにされ、アド
レスポインタ５０のカウンタ回路５１は更新されない。
そのため、各バンクバス上の信号はバンクメモリＢＭＥ
Ｍ０，ＢＭＥＭ１の同一アドレスに重ねて書き込まれて
行く。

【００４５】そして、トレース条件に合致したバスサイ
クル１８の信号が第２バンクバスＢＢ１からバンクメモ
リＢＭＥＭ１に格納されたときに、第２バンク側の比較
器４３の出力信号ＷＲＶ１が条件一致を示すハイレベル
に変化する。そのため、バンクメモリＢＭＥＭ１の有効
／無効フラグビットには表２に示すように“１”が書き
込まれるとともに、アドレスポインタ５０のカウンタ回
路５１が「４」から「５」に更新される。

【００４６】上記のようにこの実施例では、バンクメモ
リＢＭＥＭ０又はＢＭＥＭ１のいずれかに有効なトレー
スデータが格納されるとアドレスポインタが更新され、
第１バンクと第２バンクのいずれのデータもトレース条
件に一致していないときはアドレスポインタが更新され
ないで同一アドレスに重ねてトレースデータが書き込ま
れて行くため、トレースメモリの利用効率が高くなると
ともに、バンクメモリＢＭＥＭ０とＢＭＥＭ１に格納さ
れたデータのうち無効なデータについては有効／無効フ
ラグビットに“０”が書き込まれるため、トレースメモ
リ内のデータの格納順序が分からなくなってしまうとい
うことがなく、有効なトレースデータのみ後に取り出し
て表示させることができる。

【００４７】図６は、本発明のエミュレータを使用した
システム評価装置全体の構成例を示す。図６において、
１９はターゲットとなるユーザシステムとエミュレータ
とを接続するためのユーザインタフェース回路であり、
具体的にはこのユーザインタフェース回路１９から引き
出されたケーブルの端部に設けられたコネクタが、ユー
ザシステムが搭載されたボード上に設けられたＭＰＵソ
ケットに接続される。一方、ＣＰＵバスＣＢＳにはシリ
アルインタフェース回路２１が接続されており、このシ
リアルインタフェース回路２１にはパーソナルコンピュ
ータからなるようなホストコンピュータ８０より延設さ
れたシリアル通信用ケーブル８１の一端が接続されてい
る。

【００４８】上記のように構成されたシステム評価装置
においては、オペレータがホストコンピュータ８０より
プログラムの実行を中断したいアドレス値、データ値や
トレース条件等を入力してトレース＆ブレーク制御回路
１３内のレジスタに設定しておく。そして、ホストコン
ピュータ８０よりコマンドを入力すると、シリアル通信
用ケーブル８１を介してコントロールプロセッサ２０に
入力される。すると、コントロールプロセッサ２０がそ
のコマンドを解読して、例えばそれがユーザプログラム
実行コマンドの場合には、バスバッファＢＦＦを切り替
えるとともにシェアードＲＡＭ１５を介してエバチップ
１１に指令を与え、エバチップ１１がユーザプログラム
の実行を開始する。そして、予め設定されたブレークポ
イントにくると、トレース＆ブレーク制御回路１３によ
って検出されユーザプログラムの実行が停止される。そ
の間トレースバスＴＢＳ上の信号がトレース回路１２に
よってサンプリングされてバンクメモリＢＭＥＭ０，Ｂ
ＭＥＭ１に記憶される。

【００４９】次に、ホストコンピュータ８０からトレー
ス内容の表示を指令するコマンドが入力されると、コン
トロールプロセッサ２０によってトレース回路１２内に
記憶されているトレースデータが読み出されて、有効な
データのみがホストコンピュータ８０の表示装置の画面
に表示される。その表示内容を解析することでデバッグ
が可能となる。

【００５０】なお、上記実施例では、トレースバスＴＢ
Ｓはアドレスバスとデータバスとコントロールバスを含
んでおり、バンクメモリへ一度に取り込まれる信号のビ
ット数は百ビットに近い値である。これに対して、ＣＰ
ＵバスＣＢＳのデータバス幅は３２ビットとされてい
る。そのため、コントロールプロセッサ２０は、アドレ
スポインタの示す一つのアドレスに格納されているデー
タを複数回に分けて順番に読み出すように構成されてい
る。トレース回路１２はトレースバスＴＢＳ上の信号の
書込み時とコントロールプロセッサ２０による読出し時
とで入出力データ幅が可変な構成にされている。

【００５１】すなわち、各バンクメモリは、例えばトレ
ースバスＴＢＳ上の信号の書込み時には図７（Ａ）に示
すように９６ビットのデータ幅を有し１６進数表示で０
０００〜ＦＦＦＦのようなアドレス空間に配置されるよ
うに構成される。一方、コントロールプロセッサ２０に
よる読出し時には図７（Ｂ）に示すように、バンクメモ
リＢＭＥＭ０は３２ビットのデータ幅を有し１６進数表
示で１０００００〜１ＢＦＦＦＦのようなアドレス空間
に配置され、バンクメモリＢＭＥＭ１は３２ビットのデ
ータ幅を有し１６進数表示で１Ｃ００００〜２７ＦＦＦ
Ｆのようなアドレス空間に配置されるように構成され
る。

【００５２】なお、図７（Ａ），（Ｂ）において、符号
ＴＢＭ０で示されるメモリ領域にはトレースバスＴＢＳ
上のアドレス信号が格納され、符号ＴＢＭ１で示される
メモリ領域にはトレースバスＴＢＳ上のデータ信号が格
納され、さらに符号ＴＢＭ２で示されるメモリ領域には
トレースバスＴＢＳ上のコントロール信号やステータス
信号等が格納されるように決定されている。また、図７
（Ａ）及び図７（Ｂ）において、ＣＨＢは、トレース条
件と一致したか否を示すデータが格納されるデータ領域
（フラグ領域）である。なお、バンクメモリのアドレス
マップ構成は図７の例に限定されず、使用するメモリの
容量や取得すべき信号の数等に応じて任意に構成されて
よい。

【００５３】図８には、上記バンクメモリＢＭＥＭ０，
ＢＭＥＭ１にトレースされたデータを表示させる際のエ
ミュレータの動作手順の詳細が示されている。

【００５４】コントロールプロセッサ２０は、先ずアド
レスポインタの値を読み込んでトレースデータ表示終了
アドレスを確認する（ステップＳ１）。次に、第１バン
クメモリＢＭＥＭ０の先頭アドレス（もしくは前回のト
レース終了アドレスの次のアドレス）のデータを読み出
して有効／無効フラグを調べて有効になっているか判定
する（ステップＳ２）。ここでフラグが有効になってい
れば、読み出されたトレースデータの中に含まれている
データサイズを示す情報や命令を実行したか否かを示す
ステータス情報を基にしてトレースデータを解析し（ス
テップＳ３）、その解析結果をホストコンピュータ８０
へ送って表示装置の画面上に表示させる（ステップＳ
４）。

【００５５】一方、第１バンクメモリから読み出された
トレースデータの有効／無効フラグが無効であった場合
には、ステップＳ２からＳ５へジャンプして第２バンク
メモリＢＭＥＭ１の先頭アドレスのデータを読み出して
有効／無効フラグを調べて有効になっているか判定す
る。ここでフラグが有効になっていれば読み出されたト
レースデータの中に含まれているデータサイズを示す情
報や命令を実行したか否かを示すステータス情報を基に
してトレースデータを解析し（ステップＳ６）、その解
析結果をホストコンピュータ８０へ送って表示させる
（ステップＳ７）。また、第２バンクメモリから読み出
されたトレースデータの有効／無効フラグが無効であっ
た場合には、ステップＳ５からＳ８へジャンプしてアド
レスを更新して、その更新したアドレスがトレースの最
終アドレスに対応するアドレスか否か判定する（ステッ
プＳ８）。ここで、アドレスが最終アドレスでなければ
ステップＳ２へ戻ってバンクメモリから次のデータの読
み出しを行い、上記手順を繰り返し、ステップＳ８で読
出しアドレスが最終アドレスになったと判定すると、ト
レースデータの表示を終了する（ステップＳ９）。

【００５６】以上説明したように、上記実施例は、トレ
ースメモリを複数のバンクで構成し、原則として各バン
クにトレースデータを順番に格納していくように制御回
路を構成するとともに、トレース条件設定手段とトレー
ス条件一致検出手段とを設け、トレース条件と一致した
有効データなのか一致しない無効データなのかを示すビ
ットもしくはデータを生成して各バンク内にトレースデ
ータと共に格納するようにしたので、トレースメモリの
各バンクのメモリは数回に一度アクセスされるだけとな
るため、トレースメモリのアクセスタイムがマイクロコ
ンピュータの動作周波数に比較して長くてもデータの欠
落を生じることなくバス上の信号を取得することができ
るとともに、トレースデータには有効／無効フラグが付
加されて格納されるため、トレースメモリ内のデータの
格納順序が分からなくなってしまうということがないと
いう効果がある。

【００５７】また、トレースメモリの各バンクのアドレ
スは共通のカウンタ回路によって生成されるように構成
し、上記カウンタ回路はいずれか１つのバンクに有効デ
ータが格納されたときに更新され、すべてのバンクに無
効データが格納されたときは更新されないようにしたの
で、無効データが多数トレースメモリに格納されてしま
うのを回避することができ、これによってトレースメモ
リの利用効率が向上するという効果がある。

【００５８】以上本発明によってなされた発明を実施例
に基づき具体的に説明したが、本発明は上記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
実施例では、トレースメモリを２つのバンクで構成した
場合について説明したが、バンクの数は２つに限定され
ず３つ以上であっても良い。

【００５９】上記したトレース条件としては、例えば、
アドレスが使われる。この場合、コントロールプロセッ
サ２０によって、上記レジスタ４２に対し、トレースし
たいアドレスを示すアドレスデータを設定する。これに
より、上記したようなトレースが行われる。

【００６０】上記した実施例においては、レジスタ４２
と比較器４３とが２組設けられていた（ＢＭＥＭ０とＢ
ＭＥＭ１）が、これに限定されるものではない。例え
ば、トレースバンクメモリ（ＢＭＥＭ０とＢＭＥＭ１）
の各々に対して、２組（２個のレジスタと２個の比較
器）を設けるようにしてもよい。このようにすることに
より、所定の空間（アドレス空間）をトレースの対象と
することが容易にできる。

【００６１】例えば、２組の内の一つに対して、その組
のレジスタにトレースしたい空間の上位アドレスのデー
タを設定し、残りの組に対して、その組のレジスタにト
レースしたい空間の下位側アドレスのデータを設定す
る。これにより、２組により示されている空間（上記下
位側アドレスと上記上位側アドレスの間の空間）に対し
てトレースを行なうことが出来る。もちろん、上位側ア
ドレスよりも上位の空間と、上記下位側アドレスよりも
下位の空間がトレースされる様にしても良い。尚この場
合には、例えば、それぞれのバンクに対して設けられた
２個の比較器に対して、上記制御信号ＣＭＰＥＮ０（Ｃ
ＭＯＥＮ１）が共通に供給されるようにし、この２個の
比較器の出力が論理的にオアされて、上記信号ＷＲＶ０
（ＷＲＶ１）として使われるようにすればよい。また、
この２個の比較器の信号がそれぞれ、アドレスポインタ
制御回路７０に供給されるようにすればよい。したがっ
て、この場合には、４個の比較器からの出力がアドレス
ポインタ制御回路７０に供給されることになる。

【００６２】また、ホストコンピュータ８０との接続
は、シリアル通信によるものに限定されない。例えば、
ＣＰＵのバスを直接ホストコンピュータと接続しても良
いし、ＬＡＮ（ローカル・エリア・ネットワーク）によ
り接続しても良い。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータを用いたユーザシステムのエミュレータ
に適用した場合について説明したが、この発明はそれに
限定されるものでなく、マイクロコンピュータシステム
においてバス上の信号を取得する回路を設計する場合に
も利用することができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６５】すなわち、所望のデータを効率よくトレー
スメモリ内に格納することができるとともに、トレース
メモリ内に取得されたデータの順序がばらばらにならな
いように格納することができるエミュレータを実現する
ことができる。

【図面の簡単な説明】

【図１】本発明に係るエミュレータの一実施例を示すブ
ロック図である。

【図２】図１の実施例のエミュレータにおけるクロック
形成回路の構成例を示す論理構成図である。

【図３】図１の実施例のエミュレータのより詳細な具体
例を示すブロック図である。

【図４】本発明に係るエミュレータを適用したシステム
評価装置の全体構成を示すブロック図である。

【図５】図１の実施例のエミュレータにおけるトレース
タイミングの一例を示すタイムチャートである。

【図６】図１の実施例のエミュレータにおけるトレース
タイミングの他の例を示すタイムチャートである。

【図７】図１の実施例のエミュレータにおけるバンクメ
モリの書込み時と読出し時のアドレスマップ構成の違い
を示す説明図である。

【図８】図１の実施例のエミュレータにおけるバンクメ
モリにトレースされたデータを表示させる際の動作手順
を示すフローチャートである。

【図９】従来のエミュレータの構成例を示すブロック図
である。

【符号の説明】

１１ 評価用チップ（エバチップ） １２ トレースメモリ １３ トレース＆ブレーク制御回路 １４ ファームＲＡＭ １５ シェアードＲＡＭ １６ エミュレーションＲＡＭ １７ アドレスマップ制御回路 １８ モニタ回路 ２０ コントロールプロセッサ ３０ クロック形成回路 ５０ アドレスポインタ ５１ カウンタ回路 ７０ アドレスポインタ制御回路 ＴＢＳ トレースバス ＣＢＳ ＣＰＵバス ＢＢ０，ＢＢ１ バンクバス ＢＭＥＭ０，ＢＭＥＭ１ バンクメモリ ＳＥＬ０，ＳＥＬ１ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 秀哉 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 半導体事業部内 (72)発明者 鈴木 達也 東京都小平市上水本町５丁目22番１号 株式会社 日立マイコンシステム内 (56)参考文献 特開 平７−64818（ＪＰ，Ａ) 特開 平６−52013（ＪＰ，Ａ) 特開 平４−120645（ＪＰ，Ａ) 特開 昭62−78637（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26 G06F 11/28 - 11/34 ＪＳＴファイル（ＪＯＩＳ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 評価対象システムのバスの信号を選択的
   に格納する複数のバンクメモリと、上記複数のバンクメモリのそれぞれに対応して設定され
   たトレース条件を格納する複数の トレース条件設定手段
   と、上記複数のトレース条件設定手段のそれぞれに対応
   し、上記バスの信号が上記トレース条件と一致したデー
   タなのか一致しないデータなのかを示すデータを生成す
   る複数のトレース条件一致検出手段とを有するトレース
   制御回路と、上記バス の信号と上記複数のトレース条件一致検出手段
   からのデータとを共に上記複数のバンクメモリに順番に
   格納するように上記バンクメモリのアクセスを制御する
   制御回路とを有し、上記複数のトレース条件一致検出手段の少なくとも１つ
   が上記バスの信号と上記トレース条件とが一致すること
   を示すデータを生成したときには上記アドレスは更新さ
   れ、上記複数のトレース条件一致検出手段のいずれもが
   上記バスの信号と 上記トレース条件とが一致することを
   示すデータを生成しなかったときには上記アドレスは更
   新されないエミュレータ。
2. 【請求項２】 請求項１において、上記制御回路は、カウンタを含み、 上記カウンタは、上記トレース制御回路が上記バスの信
   号が上記トレース条件に一致することを示すデータを発
   生した場合に更新されるエミュレータ。
3. 【請求項３】 評価対象システムのバスの信号を選択的
   に格納する複数のバンクメモリと、上記複数のバンクメモリに対応して設けられ、 上記バス
   の信号がトレース条件と一致するか否かを示すデータを
   生成する複数のトレース制御回路と、 上記複数のバンクメモリに上記バスの信号が順番に格納
   されるように上記バンクメモリのアドレスを発生するア
   ドレス発生回路とを有し、上記複数のバンクメモリは、上記バスの信号と共にトレ
   ース条件と一致したか否かを示したデータを格納し、 上記アドレス発生回路は、上記複数のトレース制御回路
   の少なくとも一つが上記バスの信号が上記トレース条件
   と一致することを示すデータを発生した場合には異なっ
   たアドレスを発生し、上記複数のトレース制御回路のす
   べてが上記バスの信号が上記トレース条件と一致するこ
   とを示すデータを発生しなかった場合には異なったアド
   レスを発生しないエミュレータ。
4. 【請求項４】 請求項３において、 上記アドレス発生回路は、上記複数のトレース制御回路
   の少なくとも一つが上記バスの信号が上記トレース条件
   に一致することを示すデータが発生した場合には異なっ
   たアドレスを発生し、上記複数のトレース制御回路のす
   べてが上記バスの信号が上記トレース条件と一致するこ
   とを示すデータを発生しなかった場合には同じアドレス
   を発生し続けるエミュレータ。
5. 【請求項５】 請求項４において、 上記アドレス発生回路はカウンタを含み、上記カウンタ
   は、上記複数のトレース制御回路の少なくとも一つが上
   記バスの信号が上記トレース条件に一致することを示す
   データを発生した場合に更新されるエミュレータ。
6. 【請求項６】 請求項５において、 上記複数のトレース制御回路の夫々は、トレース条件を
   格納するトレース条件設定手段と、上記バスの信号がト
   レース条件と一致するか否かを示すデータを生成するト
   レース条件一致検出手段とを有するエミュレータ。