JP2555886B2

JP2555886B2 - メモリアクセス制御装置

Info

Publication number: JP2555886B2
Application number: JP1148403A
Authority: JP
Inventors: 耕二木下
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-06-13
Filing date: 1989-06-13
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPH0314048A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリアクセス制御装置に係り、特にブロツ
ク転送を行うメモリアクセス制御装置に関するものであ
る。

〔従来の技術〕

近年ベクトルデータを効率よく処理するベクトルプロ
セツサがいろいろなメーカから提供され、利用可能にな
つている。

そして、これらのベクトルプロセツサでは、大量のベ
クトルデータを高速でメモリからアクセスする必要があ
り、マシンサイクルを小さくする必要がある。そのため
に、絶間なくデータを供給するために多バンク化するこ
とが一般的である。

ところが、マシンサイクルの高速化と多バンク化によ
り、個別にアクセスしようとするバンクがアクセス可能
状態にあるかを調べるバンクビジーチエツクを１マシン
サイクル内に行うことが困難になつてきている。

このため、バンクビジーチエツクサイクルが複数マシ
ンサイクルを要する場合があるが、これを一要素ずつ行
つていたのではスループツトが出ず多バンク化の効果が
生きない。そのため、複数要素をまとめて束にしてバン
クビジーチエツクを行い、１マシンサイクルに１要素の
バンクビジーチエツクを行うのと等価な機能を持たせる
ことが試みられている。例えば、特開昭60−79445号公
報に開示されている。

〔発明が解決しようとする課題〕

上述した従来のバンクビジーチエツク方法では、実際
に必要とされる以上のバンクを同時にチエツクするた
め、必要とされるデータがアクセス可能であつてもアク
セス不可能と判定され、後続の処理を遅延せしめること
があるという課題があつた。そして、キヤツシユのブロ
ツクロードにおいてはスカラ演算で用いられる一要素の
みが必要で他は参照されないという場合もあり、性能上
改善の余地が大いにある。

〔課題を解決するための手段〕

本発明のメモリアクセス制御装置は、複数のバンクか
らなる記憶装置へのアクセスを制御するメモリアクセス
制御装置であつて、アクセスしようとするアドレスのバ
ンクが使用状態であるか否かをチエツクするバンクビジ
ーチエツク手段と、このバンクビジーチエツク手段に対
しチエツク要求を生成するアクセス制御手段を備え、上
記記憶装置上に連続して配置されるブロツクデータをア
クセスするブロツクアクセスにおいて、上記アクセス制
御手段は、ブロック内のアドレスを１ずつ加減すること
により該ブロックを複数の要素に分割して前記バンクビ
ジーチェック手段に対してチェック要求を送出し、該チ
ェック要求に対する結果が前記バンクビジーチェック手
段から戻ってくる前に、ブロック内のアドレスを歩進し
て次の要素のチェック手段を送出し、前記バンクビジー
チェック手段によりバンクが使用状態であることが検出
された場合、ブロック内のアドレスを１つ戻すことによ
って再度バンクが使用状態であった要素のチェック要求
を送出するようにしたものである。

〔作用〕

本発明においては、先行するブロツクの要素のバンク
ビジーチエツクの結果をみることなしに続く要素のバン
クビジーチエツク要求を出す。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明す
る。

第１図は本発明の一実施例を示すブロツク図である。

図において、１はCPU（中央処理装置）、２は複数の
バンクからなる記憶装置であるメモリ、３はバンクビジ
ー制御部で、このバンクビジー制御部３はアクセスしよ
うとするアドレスのバンクが使用状態であるか否かをチ
エツクするバンクビジーチエツク手段を構成している。
４はアドレスレジスタ、５はアドレス制御部で、これら
はこのバンクビジーチエツク手段に対しチエツク要求を
生成するアクセス制御手段を構成している。６は加算回
路、７は減算回路である。

そして、複数のバンクからなる記憶装置上に連続して
配置されるブロツクデータをアクセスするブロツクアク
セスにおいて、上記アクセス制御手段はそのブロツクを
複数の要素に分割して上記バンクビジーチエツク手段に
対してチエツク要求を送出し、そのチエツク要求に対す
る結果が上記バンクビジーチエツク手段から戻つてくる
前に上記ブロツク内の次の要素のチエツク要素を送出す
るように構成されている。

つぎにこの第１図に示す実施例の動作を説明する。

まず、CPU1は64バイトのブロツク転送要求を結線102
を介してアドレス制御部５およびアドレスレジスタ４
に，またブロツク転送の先頭アドレスを結線101を介し
てアドレスレジスタ４にそれぞれ供給する。そして、こ
のアドレスレジスタ４はCPU1から結線101を介して供給
される８バイト境界のブロツク転送の先頭アドレス，加
算回路６から結線104を介して供給されるアドレスレジ
スタ４に「１」を加えた値，減算回路７から結線105を
介して供給されるアドレスレジスタ４から「１」を減じ
た値が、CPU1から結線102を介して送られる信号および
アドレス制御部５から結線112および113を介して供給さ
れる制御信号によつて選択的に供給され、結線103を通
じて下位３ビツトが加算回路6,減算回路７およびアドレ
ス制御部５に供給され、また、結線103を通じで全ビツ
トがバンクビジー制御部３に供給される。

つぎに、アドレス制御部５はCPU1から結線102を介し
て供給されるブロツク転送要求，結線101を介して供給
されるブロツク転送の先頭アドレスの下位３ビツト，結
線103を介して供給されるアドレスレジスタ４の下位３
ビツトおよびバンクビジー制御部３から結線108および1
10を介して供給される制御信号を基にして、結線106を
通じてバンクビジー制御部３に対するリクエスト信号，
結線112および113を通じてアドレスレジスタ４の制御信
号および結線111を通じてCPU1に対してアベイル信号を
供給する。

そして、バンクビジー制御部３は結線103を介してア
ドレスレジスタ４から供給されるアクセスアドレス，結
線106を介してアドレス制御部５から供給されるリクエ
スト信号を基に、アクセスアドレスのバンクのビジー状
態をチエツクし、メモリ２に結線108を通じてアクセス
要求，結線107を通じてアドレスをそれぞれ供給し、ア
ドレス制御部５に結線108および110を通じて制御信号を
供給する。

ここで、メモリ２はバンクビジー制御部３から結線10
7を介してアドレス，結線108を介してリクエストがそれ
ぞれ供給されてアクセスされるメモリで、1024バンクか
ら構成される。

第２図は第１図におけるアドレス制御部５の構成例を
詳細に示したブロツク図である。

この第２図において第１図と同一符号のものは相当部
分を示し、21は第１図のCPU1から結線101を介して供給
されるブロツク転送の下位３ビツトを保持する先頭アド
レスレジスタで、その出力は結線205により比較回路29
に供給され，結線103を介して供給される第１図のアド
レスレジスタ４の下位３ビツトと比較されて、ブロツク
転送の最後のリクエストを検出し、結線206によりアン
ドゲート（AND）30に供給される。22はブロツク転送中
であることを示すフラグ（ブロツク転送中フラグ）、27
はブロツク転送中で最初の８バイトが処理された状態で
あることを示すフラグ（ブロツク転送中フラグ）で、そ
れぞれ第１図のCPU1から結線102を介して供給されるブ
ロツク転送要求，アンドゲート（AND）26から結線202を
介して供給されるブロツク転送の最初の８バイト処理信
号によりリセツトされ、いずれもアンドゲート（AND）3
1から結線208を介して供給されるブロツク転送の64バイ
トを全部処理したことを示す信号によりリセツトされ
る。

そして、フラグ22は結線210を通じてノツトゲート（N
OT）34,アンドゲート（AND）24,25,26,33に供給され
る。ここで、アンドゲート（AND）33は結線106を介して
バンクビジー制御部３へのリクエスト信号を生成するゲ
ートで、フラグ22と比較回路29,アンドゲート（AND）3
0,ノツトゲート（NOT）32を経て結線209を介して供給さ
れるブロツクロードの最後の８バイトがまだ処理されて
いないという信号の論理積がとられる。アンドゲート
（AND）24および25は結線112および113を介して供給さ
れる第１図のアドレスレジスタ４の制御信号を生成する
ゲートで、ブロツク転送中に結線106によるリクエスト
が受付けられなかつたことを示す結線110の信号が
「１」のときアンドゲート（AND）25が開かれ、結線113
の信号が「１」になり、アドレスレジスタ４は「１」減
じられ、結線110の信号が「０」のときノツトゲート（N
OT）23を介してアンドゲート（AND）24が開かれ、結線1
12の信号が「１」になり、アドレスレジスタ４は「１」
加えられる。

そして、第１図のバンクビジー制御部３から結線108
を介して供給される信号はバンクビジー制御部３へ送ら
れた結線106のリクエスト信号が受付けられたことを示
す信号で、アンドゲート（AND）26によりブロツク転送
の最初の８バイトのリクエストが受付けられ処理された
ことを示す信号を生成しフラグ27をセツトし、また、ア
ンドゲート（AND）31に供給され、ブロツク転送の最後
の８バイトのリクエストが受付けられ処理されたことを
示す信号を生成し、フラグ22および27をリセツトする。

第３図は第１図におけるバンクビジー制御部３の構成
例を詳細に示したブロツク図である。

この第３図において第１図と同一符号のものは相当部
分を示し、50は第１図のアドレスレジスタ４から結線10
3を介して供給されるアドレスを保持するバンクアドレ
スレジスタで、結線107を介して第１図のメモリ２およ
び下位10ビツトがバンクアドレスレジスタ51,比較回路6
0に供給される。80は第１図のアドレス制御部５から結
線106を介して送られてくるリクエスト信号を受けるフ
リツプフロツプ（有効フラグ）で、バンクアドレスレジ
スタ50が有効であることを示し比較回路60に供給され
る。

そして、バンクアドレスレジスタ51〜58はそれぞれバ
ンクアドレスレジスタ50〜57（バングアドレスレジスタ
51にはバンクアドレスレジスタ50の下位10ビツト）の出
力が供給され、それぞれ下段のバンクアドレスレジスタ
52〜58（バンクアドレスレジスタ58からはなし）および
比較回路61〜68に供給される。フリツプフロツプ81〜88
はそれぞれバンクアドレスレジスタ51〜58が有効である
ことを示すフラグ（有効フラグ）で、フリツプフロツプ
81にはフリツプフロツプ（リクエスト受付フラグ）73か
ら結線108を介してメモリアクセス信号が，フリツプフ
ロツプ82〜88にはフリツプフロツプ81〜87の出力がそれ
ぞれ供給され、比較回路61〜68に比較の有効信号とし
て、また、それぞれフリツプフロツプ82〜88（フリツプ
フロツプ88からはなし）に供給される。

比較回路60〜68はそれぞれバンクアドレスレジスタ50
〜58（バンクアドレスレジスタ50で下位10ビツト）で保
持されているバンクアドレスと、結線103を介して供給
されるアドレスの下位10ビツト（バンクアドレスを表わ
す）を比較し、一致してかつフリツプフロツプ80〜88が
「１」になつて比較が有効なときにそれぞれ結線310〜3
18より一致信号がオアゲート（OR）70に供給され、どれ
かが「１」になると結線106により与えられるリクエス
トが受付けられないことを示し、アンドゲート（AND）7
4を経てフリツプフロツプ（リクエスト拒否フラグ）75
をセツトし、このフリツプフロツプ75から結線110を介
して第１図のアドレス制御部５に供給される。オアゲー
ト（OR）70の出力が「０」の場合はアンドゲート（AN
D）72が開かれ、結線105により与えられるリクエストが
受付けられることを示し、フリツプフロツプ（リクエス
ト受付フラグ）73をセツトし、このフリツプフロツプ73
から結線108より第１図のアドレス制御部５およびメモ
リ２にメモリアクセス信号として供給される。

なお、この第３図において、320〜323および330〜338
は結線である。

以上のような構成で第４図のタイムチヤートを参照し
て本実施例の動作について説明する。

第４図において、（ａ）はアドレスレジスタ４を示し
たものであり、（ｂ）は先頭アドレスレジスタ21、
（ｃ）はブロツク転送中フラグ22、（ｄ）はブロツク転
送中フラグ27、（ｅ）はリクエスト受付フラグ73、
（ｆ）はリクエスト拒否フラグ75を示したものである。

まず、時刻T₀で第１図のCPU1から結線102を介してリ
クエスト信号が送られてくると、ブロツク転送中フラグ
22（第４図（ｃ）参照）がセツトされ、以降のリクエス
トが抑止され、また、結線101を介して第１図のCPU1か
ら送られてくるブロツク先頭アドレスがアドレスレジス
タ４にセツトされる（第４図（ａ）参照）。そして、時
刻T₁ではブロツク転送中フラグ27（第４図（ｄ）参照）
は「０」なので第２図のアンドゲート（AND）30は
「０」を出力するのでアンドゲート（AND）33が開か
れ、結線106を介してバンクビジー制御部３にリクエス
トが送られる。時刻T₁で第３図のフリツプフロツプ88が
「１」でバンクアドレスレジスタ58に第１図のアドレス
レジスタ４に保持されているバンクアドレスが保持され
ていると、第３図の比較回路68から結線318を介して一
致信号が出力され、オアゲート（OR）70,アンドゲート
（AND）74を経てフリツプフロツプ（リクエスト拒否フ
ラグ）75（第４図（ｆ）参照）がセツトされる。また、
時刻T₁ではまだフリツプフロツプ（リクエスト拒否フラ
グ）75は「０」だから結線110は「０」で第２図のノツ
トゲート（NOT）23,アンドゲート（AND）24を経て結線1
12が「１」になり、第１図のアドレスレジスタ４は
「１」加えられる。さらに、時刻T₁では第３図のオアゲ
ート（OR）70の出力に接続される結線319が「１」だか
らノツトゲート（NOT）71が「０」になり、フリツプフ
ロツプ（リクエスト受付フラグ）73は「０」になる（第
４図（ｅ）参照）。

つぎに、時刻T₂ではフリツプフロツプ（リクエスト拒
否フラグ）75が「１」なので結線110を介してアンドゲ
ート（AND）25が開かれ、結線113が「１」になつて第１
図のアドレスレジスタ４は「１」減じられる。また、フ
リツプフロツプ（リクエスト距離フラグ）75が「１」な
のでノツトゲート（NOT）76を経てアンドゲート（AND）
72,74がいずれも無効化されるので結線106からのリクエ
スト自体が無効化される。

つぎに、時刻T₃では時刻T₁と同様の動作をするが、時
刻T₁で有効だつたバンクアドレスレジスタ58は既に変わ
つており、比較回路60〜68からはすべて一致信号は
「０」となり、したがつて、オアゲート（OR）70は
「０」を出力し、ノツトゲート（NOT）71を経てフリツ
プフロツプ（リクエスト受付フラグ）73に「１」がセツ
トされる（第４図（ｅ）参照）。また、オアゲート（O
R）70が「０」を出力するのでフリツプフロツプ（リク
エスト拒否フラグ）75は「０」になる。

つぎに、時刻T₄でフリツプフロツプ（リクエスト受付
フラグ）73は「１」なのでアンドゲート（AND）26を経
てブロツク転送中フラグ27がセツトされる（第４図
（ｄ）参照）。そして、時刻T₄から順次リクエストが受
付けられると、時刻T₁₁でアドレスレジスタ４の下位３
ビツトがブロツク転送の最初の８バイトと一致するので
第２図の比較回路29は「１」を出力し、アンドゲート
（AND）30,ノツトゲート（NOT）32を経てアンドゲート
（AND）33をデイスエーブルし、第１図のバンクビジー
制御部３への結線106を介するリクエストは抑止され
る。また、時刻T₁₀のリクエストによりフリツプフロツ
プ（リクエスト受付フラグ）73が「１」にセツトされる
と時刻T₁₁でアンドゲート（AND）31を経てブロツク転送
中フラグ22,27がリセツトされてブロツク転送の処理が
完了する。

なお、以上の実施例では、CPUからのリクエストをブ
ロツク転送のみに限定したが、単一アクセス（８バイト
アクセス）が混じつても請求範囲の主旨を損ねることな
く構成できることは当業者にとつて容易である。また、
ブロツク転送のブロツク長が可変であつても、またブロ
ツクを特定の境界内て循環的にアクセスする場合も当業
者にとつて容易に請求範囲の主旨にのつとつて構成する
ことができる。

〔発明の効果〕

以上説明したように本発明は、先行するブロツクの要
素のバンクビジーチエツクの結果をみることなしに続く
要素のバンクビジーチエツク要求を出すことにより、少
ないピン数でブロツク転送のスループツトを高めること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、第２図は
第１図におけるアドレス制御部の構成例を詳細に示した
ブロツク図、第３図は第１図におけるバンクビジー制御
部の構成例を詳細に示したブロツク図、第４図は動作例
を示すタイムチヤートである。１……CPU、２……メモリ、３……バンクビジー制御
部、４……アドレスレジスタ、５……アドレス制御部、
６……加算回路、７……減算回路。

Claims

(57)【特許請求の範囲】

【請求項１】複数のバンクからなる記憶装置へのアクセ
スを制御するメモリアクセス制御装置であって、アクセ
スしようとするアドレスのバンクが使用状態であるか否
かをチェックするバンクビジーチェック手段と、このバ
ンクビジーチェック手段に対しチェック要求を生成する
アクセス制御手段を備え、前記記憶装置上に連続して配
置されるブロックデータをアクセスするブロックアクセ
スにおいて、前記アクセス制御手段は、ブロック内のアドレスを１ず
つ加減することにより該ブロックを複数の要素に分割し
て前記バンクビジーチェック手段に対してチェック要求
を送出し、該チェック要求に対する結果が前記バンクビ
ジーチェック手段から戻ってくる前に、ブロック内のア
ドレスを歩進して次の要素のチェック要求を送出し、前
記バンクビジーチェック手段によりバンクが使用状態で
あることが検出された場合、ブロック内のアドレスを１
つ戻すことによって再度バンクが使用状態であった要素
のチェック要求を送出することを特徴とするメモリアク
セス制御装置。