JPH031267A - マルチｃｐｕシステムの共通メモリアクセス方法 - Google Patents
マルチｃｐｕシステムの共通メモリアクセス方法Info
- Publication number
- JPH031267A JPH031267A JP13561289A JP13561289A JPH031267A JP H031267 A JPH031267 A JP H031267A JP 13561289 A JP13561289 A JP 13561289A JP 13561289 A JP13561289 A JP 13561289A JP H031267 A JPH031267 A JP H031267A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- common memory
- data
- interrupt
- allocated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 8
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000005406 washing Methods 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 3
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数のＣＰＵと共通メモリとをハス（システ
ムハス）を介して結合してなるマルチＣＰＵシステムに
おける共通メモリのアクセス方法に関するもので、 特に独立して動作する各ＣＰＵが共通メモリを介してデ
ータの授受を極力、時間の無駄なく行い得るようにした
マルチＣＰＵ システムの共通メモリアクセス方法に関
する。 なお、以下各図において同一の符号は同一もしくは相当
部分を示す。また論理もしくはレベル″ｌｌｉｇｈ”、
”Ｌｏｗ”は単に“Ｈｍ、“じと記すものとする。
ムハス）を介して結合してなるマルチＣＰＵシステムに
おける共通メモリのアクセス方法に関するもので、 特に独立して動作する各ＣＰＵが共通メモリを介してデ
ータの授受を極力、時間の無駄なく行い得るようにした
マルチＣＰＵ システムの共通メモリアクセス方法に関
する。 なお、以下各図において同一の符号は同一もしくは相当
部分を示す。また論理もしくはレベル″ｌｌｉｇｈ”、
”Ｌｏｗ”は単に“Ｈｍ、“じと記すものとする。
第４図は従来のマルチＣＰＵシステムにおける共通メモ
リを介するＣＰＵ間のデータ授受の説明図である。同図
においてｌ （１−０，１−１，１−２，・・・）はｃ
ｐｕ。 ２は各ＣＰＵＩがアクセスし得る共通メモリ、ＢＳはこ
の各ＣＰ［１１と共通メモリ２とを結合するバス（シス
テムバス）である。またＢＬ （ＢＬＯ，ＢＬＩ 、肛
２．・・・）は共通メモリ２内においてそれぞれＣＰＵ
ｌ−０，１−１゜ｌ−２，・・・に対応して設けられた
データ変換用の所定の領域としてのブロック（領域）で
ある。そしてこの各ブロック領域ＢＬにはそれぞれ領域
ＰＬが設けられている。なおこのフラグの初期地はすべ
てＯとする。ここで独立して動作する複数のＣＰＵＩの
間で共通メモリ２によるデータの授受をすることを考え
る。各ＣＰＵＩは、それぞれ定周期プログラムＰＴの実
行によって定周期で、共通メモリ２内の自己に割当てら
れたブロック領域ＢＬ上のフラグｌ’Ｌを監視する。 ここで、例えばｃｐｕｔ−ｏからＣＰ［１１−１に通信
する場合には、ＣＰＵｌ−０は、共通メモリ２内のＣＰ
ＬＩＩ用のブロックＢＬＩに伝達したいデータを書込み
、このブロックＢＬＩのフラグＰＬを第４図のように１
にする。 他方、ＣＰＵＩ−１は前述のように定周期で自分のブロ
ック肛１のフラグＰＬをチエツクしている。そこでＣＰ
Ｕｌ−１は、当８亥のフラグＦＬの（直が１になった事
をチエツクすると、ブロックＢＬＩのデータを読込み、
当該のフラグＰＬを再び０とする。以上の操作テＣＰＵ
１−０とＣＰＵＩ−１の間のデータ授受（データ通信）
が実現される。
リを介するＣＰＵ間のデータ授受の説明図である。同図
においてｌ （１−０，１−１，１−２，・・・）はｃ
ｐｕ。 ２は各ＣＰＵＩがアクセスし得る共通メモリ、ＢＳはこ
の各ＣＰ［１１と共通メモリ２とを結合するバス（シス
テムバス）である。またＢＬ （ＢＬＯ，ＢＬＩ 、肛
２．・・・）は共通メモリ２内においてそれぞれＣＰＵ
ｌ−０，１−１゜ｌ−２，・・・に対応して設けられた
データ変換用の所定の領域としてのブロック（領域）で
ある。そしてこの各ブロック領域ＢＬにはそれぞれ領域
ＰＬが設けられている。なおこのフラグの初期地はすべ
てＯとする。ここで独立して動作する複数のＣＰＵＩの
間で共通メモリ２によるデータの授受をすることを考え
る。各ＣＰＵＩは、それぞれ定周期プログラムＰＴの実
行によって定周期で、共通メモリ２内の自己に割当てら
れたブロック領域ＢＬ上のフラグｌ’Ｌを監視する。 ここで、例えばｃｐｕｔ−ｏからＣＰ［１１−１に通信
する場合には、ＣＰＵｌ−０は、共通メモリ２内のＣＰ
ＬＩＩ用のブロックＢＬＩに伝達したいデータを書込み
、このブロックＢＬＩのフラグＰＬを第４図のように１
にする。 他方、ＣＰＵＩ−１は前述のように定周期で自分のブロ
ック肛１のフラグＰＬをチエツクしている。そこでＣＰ
Ｕｌ−１は、当８亥のフラグＦＬの（直が１になった事
をチエツクすると、ブロックＢＬＩのデータを読込み、
当該のフラグＰＬを再び０とする。以上の操作テＣＰＵ
１−０とＣＰＵＩ−１の間のデータ授受（データ通信）
が実現される。
しかしながら前述のような従来システムでは、ＣＰＵＩ
間でデータの授受を行うとき、データを受取るタイミン
グを知るためには、それぞれのＣＰＵＩが定周期で自分
のブロック肛のフラグＰＬをチエツクする必要があった
。そのため、定周期プログラムＰＴの実行時間分、各Ｃ
ＰＵの動作は常に遅くなる。 また、データがブロックＢＬに書込まれてからそのデー
タを読出すまでの時間が、定周期でフラグＰＬをチエツ
クしに行く時間分だけ、余分にかがるという問題があっ
た。 そこで本発明は、前記の問題を解消するマルチＣＰＵシ
ステムの共通メモリアクセス方法を提供することを課題
とする。
間でデータの授受を行うとき、データを受取るタイミン
グを知るためには、それぞれのＣＰＵＩが定周期で自分
のブロック肛のフラグＰＬをチエツクする必要があった
。そのため、定周期プログラムＰＴの実行時間分、各Ｃ
ＰＵの動作は常に遅くなる。 また、データがブロックＢＬに書込まれてからそのデー
タを読出すまでの時間が、定周期でフラグＰＬをチエツ
クしに行く時間分だけ、余分にかがるという問題があっ
た。 そこで本発明は、前記の問題を解消するマルチＣＰＵシ
ステムの共通メモリアクセス方法を提供することを課題
とする。
前記の課題を解決するために本発明の方法は、ｒ複数の
ＣＰＵ（１など）と、この各ｃＰｕによってアクセスさ
れ得る共通メモリ （２など）とをバス（ＢＳなど）を
介して結合してなるマルチｃＰＵ システムにおいて、 前記の各ＣＰＵにそれぞれ対応する割込発生手段（書込
検出器３１割込発生器４など）を前記共通メモリと各対
応のＣＰＵとの間に設け、前記割込発生手段は前記共通
メモリにおける当該のＣＰｔ１に割当てられた所定の領
域（ブロック肚なと）へのデータの書込を検出して当該
のｃＰＵへ割込要求（ＩＮＴなと）を与え、 この割込要求を入力したＣＰＵは（割込処理プログラム
Ｐｉの実行などによって）前記共通メモリ内の自己に割
当てられた前記の領域の書込内容を読取るように１する
ものとする。
ＣＰＵ（１など）と、この各ｃＰｕによってアクセスさ
れ得る共通メモリ （２など）とをバス（ＢＳなど）を
介して結合してなるマルチｃＰＵ システムにおいて、 前記の各ＣＰＵにそれぞれ対応する割込発生手段（書込
検出器３１割込発生器４など）を前記共通メモリと各対
応のＣＰＵとの間に設け、前記割込発生手段は前記共通
メモリにおける当該のＣＰｔ１に割当てられた所定の領
域（ブロック肚なと）へのデータの書込を検出して当該
のｃＰＵへ割込要求（ＩＮＴなと）を与え、 この割込要求を入力したＣＰＵは（割込処理プログラム
Ｐｉの実行などによって）前記共通メモリ内の自己に割
当てられた前記の領域の書込内容を読取るように１する
ものとする。
あるＣＰＵ甲がＣＰＵ乙にデータを送りたいとき、甲は
共通メモリ内の乙へ割当てられたブロック領域に、送り
たいデータを書込めば、乙への割込発生手段は乙の前記
のブロック領域への書込みを検知し、直ちに乙を割込み
先とする割込要求信号をバス上に発する。この割込要求
信号に呼応して乙の割込処理ルーチンが作動し、乙はこ
のタイミングにより、自分のブロック領域からのデータ
読出し等の作業を行う。このようにして、ＣＰＵ間のデ
ータ授受が可能となる。
共通メモリ内の乙へ割当てられたブロック領域に、送り
たいデータを書込めば、乙への割込発生手段は乙の前記
のブロック領域への書込みを検知し、直ちに乙を割込み
先とする割込要求信号をバス上に発する。この割込要求
信号に呼応して乙の割込処理ルーチンが作動し、乙はこ
のタイミングにより、自分のブロック領域からのデータ
読出し等の作業を行う。このようにして、ＣＰＵ間のデ
ータ授受が可能となる。
以下第１図ないし第３図に基づいて本発明の詳細な説明
する。 第１図は本発明の一実施例としての全体システムの構成
を示すブロック図である。複数個のＣＰＵＩ（１−０，
１−１，１−２，・・・）と共通メモリ２とはバスＢＳ
で結ばれており、かつ各ＣＰＵＩへの割込要求線ＩＮＴ
（ＩＮＴＯ，ｌＮＴｌ、 ｔＮＴ２．・・・）が存在す
る。 Ｒ（（ＲＯＩ、 ＲＯ２）、 （Ｒ１１，Ｒ１２） 、
（Ｒ２１，Ｒ２２） 、・・・）はそれぞれ共通メモ
リ２内の各ＣＰ１１１（１−０，１−１，１−２，・）
への割当領域としてのブロック領域ＢＬ （ＢＬＯ，Ｂ
ＬＩ 。 ＢＬ２．・・・）の上、下限アドレスが設定される範囲
指定レジスタである。 即ち範囲指定レジスタＲｏｔ、ＲＯ２にアドレスをセッ
トすると、ＣＰＵｌ−０への割当領域としてのブロック
ＢＬＯの範囲を指定できる。同様にして、範囲指定レジ
スタＲ１１，Ｒ１２によりＣＰＵｌ−１への割当領域と
してのブロックＢＬＩの範囲を、同じくレジスタＲ２１
，Ｒ２２によりＣＰＵｌ−２への割当領域としてのブロ
ックＢＬ２の範囲を指定できる。 ３ （３−０，３−１，３−２，・・・）はそれぞれＣ
ＩＩＬＩＩ−０，１−１゜１−２．・・・）に対応して
設けられた書込検出器で、後述のようにそれぞれブロッ
クＢＬＯ，ＢＬＩ、ＢＬ２．・・・へのデータの書込を
検出する。また４ （４−０，４−１゜４−２． ・）
は同じくそれぞれＣＩ’Ｕ１−０．１−１．１−２．
・４．：対応して設けられた割込発生器で、それぞれ対
応する書込検出器３−０．３−１．３−２．・・・の検
出信号に基づいて、対応する割込要求線ＩＮＴＯ，ｌＮ
Ｔｌ、 ＩＮＴ２．・・・を介し対応するＣＩ’Ｕ１−
０．１−１ 、 ｌ−２，・・・へＳり込要求信号ＩＮ
Ｔ（ＩＮＴＯ，ｌＮＴｌ、 ＩＮＴ２．・・・）を与え
る。各ＣＰＵＩ （１−０゜１−１．１−２．・・・）
は独立して動作し、それぞれ通常処理のプログラム、
Ｐ（ＰＯ，Ｐｉ、Ｒ２，・・・）を実行しているが、
この通常処理プログラムＰの他に各ＣＩＩＵＩはおのお
の割込処理プログラムＰｉ（ＰｉＯ，Ｐｉｌ、Ｐｉ２＋
・・・）を持つ。これらの割込処理プログラムＰｉは、
割込要求信号ＩＮ↑と同時に動作を開始するものとする
。 ここで、各ｃｐｕｔ間でのデータ授受の例としてＣＰＵ
Ｉ−０からＣＰｔ１ｌ−，１へ、ＣＰＵｌ−１０）通常
処理プログラムＰＬの動作の変更のためのデータを送る
場合を考える。 ｃｐｕｔ−ｏは共通メモリ２内のＣＰ
Ｕｌ−１に割当てられたブロック８Ｌ１にデータを書込
む。このとき、書込検出器３−１はブロックＢＬＩにデ
ータが書込まれた事を検出し、割込発生器４−１に“１
１″の検出信号を出す。 第２図は書込検出器３の構成と動作とを、書込検出器３
−１を例にとって説明する図である。同図において、６
（６−１）はＣＰＵＩによるメモリブロックＢＬへの
データの書込時に書込信号Ｗに基づいてそのアドレスＡ
Ｄを一時記憶するバッファ、７（７〜１）はこのバッフ
ァ６−１内のアドレス値と前記範囲１旨定レジスタＲ１
１内のアドレス値とを比較する比較器、８ （８−１）
は前記バッファ６−１内のアドレス値と前記範囲指定レ
ジスタＲ１２内のアドレス値とを比較する比較器、９
（９−１）はこの２つの比較器？−１，８−１の比較出
力のＡＮＤ条件を求めて、その出力を割込検出器４−１
に与えるＡＮＤゲートである。 なお図示してないが他の書込検出器３−０．３−２も３
−１ と同様に構成されており、書込検出器３−Ｑはバ
ッファ６ （６−０） 、範囲指定レジスタＲ（ＲＯＩ
、 ＋１０２） 。 比較器７ （７−０） 、 ８ （８−０） 、ＡＮＤ
ゲート９ （９−０）を備え、また書込検出器３−２は
バッファ６（６−２）、範囲指定レジスタＲ（Ｒ２１，
Ｒ２２） 、比較器７ （７−２） 、 （８−２）へ
ＮＯゲー） ９ （９−２＞を備えている。 ここで再び第２図に戻り、書込信号Ｗは、すべてのＣＰ
ＵＬから共通に出力される書込信号であり、通に出力さ
れる書込信号であり、バスＢＳ上に存在する。バッファ
６−１はこの割込信号Ｗをその端子ＵＮに入力し、この
端子ＥＮへの入力値が“し＃なら、入力データ値として
のメモリアドレスＡＤをそのまま出力する。比較器？−
１は、バッファ６−１に入力されたアドレスＡＤの値を
範囲指定レジスタｌ？ ｌ ｌ内のアドレス値と比較し
、その値がレジスタＲ１１Ｏ値より小さければ“°真″
”として“１１″の信号を出力する。同様に比較器８−
１はバッファ６−１に入力されたアドレスＡＤＯ値を範
囲指定レジスタＲ１２内のアドレス値と比較し、その値
がレジスタＲ１２より大きければ°゛真′として“１１
″の信号を出力する。 今、ｃｐｕｔ−ｏからブロックＢＬが書込まれると、書
込信号Ｗにより、そのアドレスＡＤは、バッファ６−１
から取込まれ、比較に７−Ｌ８−１に入力される。 このアドレスＡＤＯ値Ｘがブロック肛ｌの範囲（Ｒ１１
＞ ｘ ＞Ｒ１２）なら、へＮＤゲート９−１を介して
割込発生器４−１の割込要求入力端子ＩＲＱへ“Ｈ“の
信号が送られる。そこで割込発生器４−１ は端子ＩＲ
Ｑの入力信号の立上りエツジによって、１パルスの割込
要求信号ｌＮＴｌをそのＩＮＴ端子から出す。これによ
り割込要求線ｌＮＴｌを介して、ＣＰＵｌ−１へ別込み
が行われる。 第３図は、ＣＰＵＩに割込が発生したときの処理動作の
例をｃｐｕｔ−ｔを例にとって示す。即ち割込要求ｌＮ
Ｔｌが発生すると、割込処理プログラムＰｉ（Ｐｉ１）
が作動し、ＣＰＵｌ−１はその通常処理プログラムＰ（
Ｐ１）の処理を中断してブロックＢＬＩからデータを読
込み、プログラムｐｔに対するデータの変更をする。 このようにして、ＣＰ［１１−０とＣＰＵｌ−１との間
のデータ授受が、時間の無駄なく実現可能となる。上記
の説明かられかるとおり、他のＣＰ旧聞のデータ授受も
同様に実現される。 【発明の効果］ 本発明によれば、複数のｃｐｕ ｔと、この各ＣＩＩＵ
Ｉによってアクセスされ得る共通メモリ２とをバスＢＳ
を介して結合してなるマルチＣＰＵ システムにおいて
、 前記の各ＣＰＵＩにそれぞれ対応する割込発生手段とし
ての書込検出器３５割込発生器４を前記共通メモリ２と
各対応のＣＰｔ１ｌとの間に設け、前記割込発生手段３
，４は前記共通メモリ２における当該のｃｐｕｉに割当
てられた所定のブロック領域ＢＬへのデータの書込を検
出して当該のｃｐｕｉへ割込要求ＩＮＴを与え、 この割込要求ＩＮＴを入力したＣＰＵは前記共通メモリ
２内の自己に割当てられた前記のブロック領域ＢＬの書
込内容を読取るようにしたので、各ＣＰＵＩは、従来の
定周期メモリ監視方式のように実行時間を無駄にするこ
となく、他のＣＰｔ１ｌからのデータ送信があれば、直
ちにデータ受取ることが可能である。また本発明ではソ
フトウェアによるメモリ監視によってｃｐｕｉ間の交信
、同期を行う従来方式より、ハードウェアによるロジッ
ク回路からの割込みを利用している分、システム全体の
信頼性も向上する。
する。 第１図は本発明の一実施例としての全体システムの構成
を示すブロック図である。複数個のＣＰＵＩ（１−０，
１−１，１−２，・・・）と共通メモリ２とはバスＢＳ
で結ばれており、かつ各ＣＰＵＩへの割込要求線ＩＮＴ
（ＩＮＴＯ，ｌＮＴｌ、 ｔＮＴ２．・・・）が存在す
る。 Ｒ（（ＲＯＩ、 ＲＯ２）、 （Ｒ１１，Ｒ１２） 、
（Ｒ２１，Ｒ２２） 、・・・）はそれぞれ共通メモ
リ２内の各ＣＰ１１１（１−０，１−１，１−２，・）
への割当領域としてのブロック領域ＢＬ （ＢＬＯ，Ｂ
ＬＩ 。 ＢＬ２．・・・）の上、下限アドレスが設定される範囲
指定レジスタである。 即ち範囲指定レジスタＲｏｔ、ＲＯ２にアドレスをセッ
トすると、ＣＰＵｌ−０への割当領域としてのブロック
ＢＬＯの範囲を指定できる。同様にして、範囲指定レジ
スタＲ１１，Ｒ１２によりＣＰＵｌ−１への割当領域と
してのブロックＢＬＩの範囲を、同じくレジスタＲ２１
，Ｒ２２によりＣＰＵｌ−２への割当領域としてのブロ
ックＢＬ２の範囲を指定できる。 ３ （３−０，３−１，３−２，・・・）はそれぞれＣ
ＩＩＬＩＩ−０，１−１゜１−２．・・・）に対応して
設けられた書込検出器で、後述のようにそれぞれブロッ
クＢＬＯ，ＢＬＩ、ＢＬ２．・・・へのデータの書込を
検出する。また４ （４−０，４−１゜４−２． ・）
は同じくそれぞれＣＩ’Ｕ１−０．１−１．１−２．
・４．：対応して設けられた割込発生器で、それぞれ対
応する書込検出器３−０．３−１．３−２．・・・の検
出信号に基づいて、対応する割込要求線ＩＮＴＯ，ｌＮ
Ｔｌ、 ＩＮＴ２．・・・を介し対応するＣＩ’Ｕ１−
０．１−１ 、 ｌ−２，・・・へＳり込要求信号ＩＮ
Ｔ（ＩＮＴＯ，ｌＮＴｌ、 ＩＮＴ２．・・・）を与え
る。各ＣＰＵＩ （１−０゜１−１．１−２．・・・）
は独立して動作し、それぞれ通常処理のプログラム、
Ｐ（ＰＯ，Ｐｉ、Ｒ２，・・・）を実行しているが、
この通常処理プログラムＰの他に各ＣＩＩＵＩはおのお
の割込処理プログラムＰｉ（ＰｉＯ，Ｐｉｌ、Ｐｉ２＋
・・・）を持つ。これらの割込処理プログラムＰｉは、
割込要求信号ＩＮ↑と同時に動作を開始するものとする
。 ここで、各ｃｐｕｔ間でのデータ授受の例としてＣＰＵ
Ｉ−０からＣＰｔ１ｌ−，１へ、ＣＰＵｌ−１０）通常
処理プログラムＰＬの動作の変更のためのデータを送る
場合を考える。 ｃｐｕｔ−ｏは共通メモリ２内のＣＰ
Ｕｌ−１に割当てられたブロック８Ｌ１にデータを書込
む。このとき、書込検出器３−１はブロックＢＬＩにデ
ータが書込まれた事を検出し、割込発生器４−１に“１
１″の検出信号を出す。 第２図は書込検出器３の構成と動作とを、書込検出器３
−１を例にとって説明する図である。同図において、６
（６−１）はＣＰＵＩによるメモリブロックＢＬへの
データの書込時に書込信号Ｗに基づいてそのアドレスＡ
Ｄを一時記憶するバッファ、７（７〜１）はこのバッフ
ァ６−１内のアドレス値と前記範囲１旨定レジスタＲ１
１内のアドレス値とを比較する比較器、８ （８−１）
は前記バッファ６−１内のアドレス値と前記範囲指定レ
ジスタＲ１２内のアドレス値とを比較する比較器、９
（９−１）はこの２つの比較器？−１，８−１の比較出
力のＡＮＤ条件を求めて、その出力を割込検出器４−１
に与えるＡＮＤゲートである。 なお図示してないが他の書込検出器３−０．３−２も３
−１ と同様に構成されており、書込検出器３−Ｑはバ
ッファ６ （６−０） 、範囲指定レジスタＲ（ＲＯＩ
、 ＋１０２） 。 比較器７ （７−０） 、 ８ （８−０） 、ＡＮＤ
ゲート９ （９−０）を備え、また書込検出器３−２は
バッファ６（６−２）、範囲指定レジスタＲ（Ｒ２１，
Ｒ２２） 、比較器７ （７−２） 、 （８−２）へ
ＮＯゲー） ９ （９−２＞を備えている。 ここで再び第２図に戻り、書込信号Ｗは、すべてのＣＰ
ＵＬから共通に出力される書込信号であり、通に出力さ
れる書込信号であり、バスＢＳ上に存在する。バッファ
６−１はこの割込信号Ｗをその端子ＵＮに入力し、この
端子ＥＮへの入力値が“し＃なら、入力データ値として
のメモリアドレスＡＤをそのまま出力する。比較器？−
１は、バッファ６−１に入力されたアドレスＡＤの値を
範囲指定レジスタｌ？ ｌ ｌ内のアドレス値と比較し
、その値がレジスタＲ１１Ｏ値より小さければ“°真″
”として“１１″の信号を出力する。同様に比較器８−
１はバッファ６−１に入力されたアドレスＡＤＯ値を範
囲指定レジスタＲ１２内のアドレス値と比較し、その値
がレジスタＲ１２より大きければ°゛真′として“１１
″の信号を出力する。 今、ｃｐｕｔ−ｏからブロックＢＬが書込まれると、書
込信号Ｗにより、そのアドレスＡＤは、バッファ６−１
から取込まれ、比較に７−Ｌ８−１に入力される。 このアドレスＡＤＯ値Ｘがブロック肛ｌの範囲（Ｒ１１
＞ ｘ ＞Ｒ１２）なら、へＮＤゲート９−１を介して
割込発生器４−１の割込要求入力端子ＩＲＱへ“Ｈ“の
信号が送られる。そこで割込発生器４−１ は端子ＩＲ
Ｑの入力信号の立上りエツジによって、１パルスの割込
要求信号ｌＮＴｌをそのＩＮＴ端子から出す。これによ
り割込要求線ｌＮＴｌを介して、ＣＰＵｌ−１へ別込み
が行われる。 第３図は、ＣＰＵＩに割込が発生したときの処理動作の
例をｃｐｕｔ−ｔを例にとって示す。即ち割込要求ｌＮ
Ｔｌが発生すると、割込処理プログラムＰｉ（Ｐｉ１）
が作動し、ＣＰＵｌ−１はその通常処理プログラムＰ（
Ｐ１）の処理を中断してブロックＢＬＩからデータを読
込み、プログラムｐｔに対するデータの変更をする。 このようにして、ＣＰ［１１−０とＣＰＵｌ−１との間
のデータ授受が、時間の無駄なく実現可能となる。上記
の説明かられかるとおり、他のＣＰ旧聞のデータ授受も
同様に実現される。 【発明の効果］ 本発明によれば、複数のｃｐｕ ｔと、この各ＣＩＩＵ
Ｉによってアクセスされ得る共通メモリ２とをバスＢＳ
を介して結合してなるマルチＣＰＵ システムにおいて
、 前記の各ＣＰＵＩにそれぞれ対応する割込発生手段とし
ての書込検出器３５割込発生器４を前記共通メモリ２と
各対応のＣＰｔ１ｌとの間に設け、前記割込発生手段３
，４は前記共通メモリ２における当該のｃｐｕｉに割当
てられた所定のブロック領域ＢＬへのデータの書込を検
出して当該のｃｐｕｉへ割込要求ＩＮＴを与え、 この割込要求ＩＮＴを入力したＣＰＵは前記共通メモリ
２内の自己に割当てられた前記のブロック領域ＢＬの書
込内容を読取るようにしたので、各ＣＰＵＩは、従来の
定周期メモリ監視方式のように実行時間を無駄にするこ
となく、他のＣＰｔ１ｌからのデータ送信があれば、直
ちにデータ受取ることが可能である。また本発明ではソ
フトウェアによるメモリ監視によってｃｐｕｉ間の交信
、同期を行う従来方式より、ハードウェアによるロジッ
ク回路からの割込みを利用している分、システム全体の
信頼性も向上する。
第１図は本発明の一実施例としてのシステム構成図。
第２図は第１図における書込検出器の構成と動作例を示
す図。 第３図は第１図におけるＣＰｔ１の割込時の動作例の説
明図。 第４図は従来のｃｐｕ間のデータ授受の説明図である。 １ （１−０，１−１，１−２）：ＣＰＵ 、 ２ ：
共通メモリ、ＢＳ：バス、ＩＮＴ（ＩＮＴＯ，ｌＮＴｌ
、 ＩＮＴ２） ；割込要求線（割込要求信号） 、Ｂ
Ｌ（ＢＬＯ，ＢＬＩ、ＢＬ２）ニブロック、Ｒ（（ＲＯ
Ｉ。 ＲＯ２） 、 （Ｒ１１，Ｒ１２） 、 （１？２１．
Ｒ２２）） ：範囲指定レジスタ、３ （３−０，３
−１，３−２） ：書込検出器、４ （４−０，４−１
，４−２）：割込発生器、Ｗ：書込信号、ＡＤ：共通メ
モリのアドレス、６（６−１）：バッファ、７ （７−
１） 、 ８ （８−１）；比較器、９ （９−１）
：ＡＮＤゲート、Ｐ（ＰＬ）：通常処理プログラム、Ｐ
ｉ（Ｐｉ１）：割込処理プログラム。
す図。 第３図は第１図におけるＣＰｔ１の割込時の動作例の説
明図。 第４図は従来のｃｐｕ間のデータ授受の説明図である。 １ （１−０，１−１，１−２）：ＣＰＵ 、 ２ ：
共通メモリ、ＢＳ：バス、ＩＮＴ（ＩＮＴＯ，ｌＮＴｌ
、 ＩＮＴ２） ；割込要求線（割込要求信号） 、Ｂ
Ｌ（ＢＬＯ，ＢＬＩ、ＢＬ２）ニブロック、Ｒ（（ＲＯ
Ｉ。 ＲＯ２） 、 （Ｒ１１，Ｒ１２） 、 （１？２１．
Ｒ２２）） ：範囲指定レジスタ、３ （３−０，３
−１，３−２） ：書込検出器、４ （４−０，４−１
，４−２）：割込発生器、Ｗ：書込信号、ＡＤ：共通メ
モリのアドレス、６（６−１）：バッファ、７ （７−
１） 、 ８ （８−１）；比較器、９ （９−１）
：ＡＮＤゲート、Ｐ（ＰＬ）：通常処理プログラム、Ｐ
ｉ（Ｐｉ１）：割込処理プログラム。
Claims (1)
- 【特許請求の範囲】 １）複数のＣＰＵと、この各ＣＰＵによってアクセスさ
れ得る共通メモリとをバスを介して結合してなるマルチ
ＣＰＵシステムにおいて、 前記の各ＣＰＵにそれぞれ対応する割込発生手段を前記
共通メモリと各対応のＣＰＵとの間に設け、前記割込発
生手段は前記共通メモリにおける当該のＣＰＵに割当て
られた所定の領域へのデータの書込を検出して当該のＣ
ＰＵへ割込要求を与え、この割込要求を入力したＣＰＵ
は前記共通メモリ内の自己に割当てられた前記の領域の
書込内容を読取るようにしたことを特徴とするマルチＣ
ＰＵシステムの共通メモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13561289A JPH031267A (ja) | 1989-05-29 | 1989-05-29 | マルチｃｐｕシステムの共通メモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13561289A JPH031267A (ja) | 1989-05-29 | 1989-05-29 | マルチｃｐｕシステムの共通メモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031267A true JPH031267A (ja) | 1991-01-07 |
Family
ID=15155882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13561289A Pending JPH031267A (ja) | 1989-05-29 | 1989-05-29 | マルチｃｐｕシステムの共通メモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731638A (en) * | 1994-11-22 | 1998-03-24 | Nippondenso Co., Ltd. | Starter motor having a two stage magnetic switch and current limiting member |
-
1989
- 1989-05-29 JP JP13561289A patent/JPH031267A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731638A (en) * | 1994-11-22 | 1998-03-24 | Nippondenso Co., Ltd. | Starter motor having a two stage magnetic switch and current limiting member |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7949863B2 (en) | Inter-port communication in a multi-port memory device | |
| KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
| US6928523B2 (en) | Synchronous signal producing circuit for controlling a data ready signal indicative of end of access to a shared memory and thereby controlling synchronization between processor and coprocessor | |
| JPS5924462B2 (ja) | 共有メモリのアクセス制御方式 | |
| WO2023221753A1 (zh) | 串口通信方法及相关装置 | |
| JPH09185578A (ja) | 拡張／ブリッジｐｃｉバスにおいてｐｃｉ割込みバインディングおよびそれに関連した待ち時間を最適化するための方法および装置 | |
| JPH0479026B2 (ja) | ||
| JPS62226257A (ja) | 演算処理装置 | |
| JPH05324348A (ja) | シングルチップマイクロコンピュータ | |
| US4864533A (en) | Data transfer control unit permitting data access to memory prior to completion of data transfer | |
| JPH031267A (ja) | マルチｃｐｕシステムの共通メモリアクセス方法 | |
| JPH04332063A (ja) | ローカルコンピューティングシステムによるホストコンピューティングシステムへのアクセス制御を調整するためのローカルコンピューティングシステムとともに使用される装置 | |
| US20050223130A1 (en) | Data transfer between an external data source and a memory associated with a data processor | |
| CN110221861B (zh) | 一种cpu寄存器体系结构及其中断处理方法 | |
| US20030018842A1 (en) | Interrupt controller | |
| JPH0283736A (ja) | バッファ記憶制御装置のｏｓｃ検出方式 | |
| JPH06274462A (ja) | 共有メモリの非同期書込み方式 | |
| JP3103174B2 (ja) | メモリアクセス装置 | |
| JPS603049A (ja) | バスインタ−フエ−ス装置 | |
| JPH03232052A (ja) | 共有データの排他アクセス方式 | |
| JP2781999B2 (ja) | マルチプロセツサシステムにおける共通データチヤネル装置起動方式 | |
| JPH06231032A (ja) | アクセス制御装置 | |
| JPS59177631A (ja) | Ｄｍａ制御方式 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JP2847729B2 (ja) | 情報処理装置 |