JPH09185578A - 拡張／ブリッジｐｃｉバスにおいてｐｃｉ割込みバインディングおよびそれに関連した待ち時間を最適化するための方法および装置 - Google Patents
拡張／ブリッジｐｃｉバスにおいてｐｃｉ割込みバインディングおよびそれに関連した待ち時間を最適化するための方法および装置Info
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- JPH09185578A JPH09185578A JP8313445A JP31344596A JPH09185578A JP H09185578 A JPH09185578 A JP H09185578A JP 8313445 A JP8313445 A JP 8313445A JP 31344596 A JP31344596 A JP 31344596A JP H09185578 A JPH09185578 A JP H09185578A
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Abstract
(57)【要約】
【解決手段】 コンピュータシステムは、中央処理装置
（ＣＰＵ）と、メモリと、ＣＰＵバスを介して前記ＣＰ
Ｕおよびメモリに接続されるＰＣＩホスト−ＰＣＩバス
インターフェイスと、主ＰＣＩバスを介して前記ＰＣＩ
ホスト−ＰＣＩバスインターフェイスに接続される複数
のＰＣＩ装置と、割込みコントローラユニットとを備
え、割込みコントローラユニットは、コンフィギュレー
ションレジスタと、マスター割込みレジスタと、複数の
割込みレジスタとを含み、複数の割込みレジスタは、マ
スター割込みレジスタと複数のＰＣＩ装置の各々との間
の接続を行う。 【効果】 ＰＣＩ割込みを行う二重の機能、すなわち、
デフォルト工業標準に従ったモードとノンポーリング
（割込みアクセラレータ）モードとの二つ機能を果たす
ことができる。また、ポーリングを行う必要なしに、Ｐ
ＣＩ割込みのソースを識別することができる。
（ＣＰＵ）と、メモリと、ＣＰＵバスを介して前記ＣＰ
Ｕおよびメモリに接続されるＰＣＩホスト−ＰＣＩバス
インターフェイスと、主ＰＣＩバスを介して前記ＰＣＩ
ホスト−ＰＣＩバスインターフェイスに接続される複数
のＰＣＩ装置と、割込みコントローラユニットとを備
え、割込みコントローラユニットは、コンフィギュレー
ションレジスタと、マスター割込みレジスタと、複数の
割込みレジスタとを含み、複数の割込みレジスタは、マ
スター割込みレジスタと複数のＰＣＩ装置の各々との間
の接続を行う。 【効果】 ＰＣＩ割込みを行う二重の機能、すなわち、
デフォルト工業標準に従ったモードとノンポーリング
（割込みアクセラレータ）モードとの二つ機能を果たす
ことができる。また、ポーリングを行う必要なしに、Ｐ
ＣＩ割込みのソースを識別することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バスの分野に関す
るものであり、特に、拡張／ブリッジＰＣＩバスにおい
てＰＣＩ割込みバインディングおよびそれに関連した待
ち時間を最適化する分野に関するものである。
るものであり、特に、拡張／ブリッジＰＣＩバスにおい
てＰＣＩ割込みバインディングおよびそれに関連した待
ち時間を最適化する分野に関するものである。
【０００２】
【従来の技術】周辺装置相互接続バス（ＰＣＩバス）
は、データの３２または６４ビットを３３ＭＨｚまたは
６６ＭＨｚで移送させることができるローカルバスシス
テムである。ＰＣＩバスは、入力／出力バス（Ｉ／Ｏバ
ス）から周辺装置を切り離して、それら周辺装置を、中
央処理装置（ＣＰＵ）およびメモリサブシステムと共
に、データのためのより幅の広い、より高速なパスウエ
イへと接続するものである。
は、データの３２または６４ビットを３３ＭＨｚまたは
６６ＭＨｚで移送させることができるローカルバスシス
テムである。ＰＣＩバスは、入力／出力バス（Ｉ／Ｏバ
ス）から周辺装置を切り離して、それら周辺装置を、中
央処理装置（ＣＰＵ）およびメモリサブシステムと共
に、データのためのより幅の広い、より高速なパスウエ
イへと接続するものである。
【０００３】この結果、ＣＰＵと周辺装置との間でより
速いデータ転送が行えるようになるのである。このこと
は、ウインドウズ（登録商標）およびＯＳ／２の如きグ
ラフィック集中ソフトウエアおよびサーバにとっては重
要なことである。大抵のＰＣＩシステムは、３つから５
つの性能クリチカル周辺装置をサポートしている。これ
らの周辺装置は、マザーボードへ直接的に一体化されて
いるか、または、マルチメディア、グラフィック、ディ
スクおよびＬＡＮアダプタカードの如きＰＣＩ拡張カー
ドを介して付け加えられるようになっている。
速いデータ転送が行えるようになるのである。このこと
は、ウインドウズ（登録商標）およびＯＳ／２の如きグ
ラフィック集中ソフトウエアおよびサーバにとっては重
要なことである。大抵のＰＣＩシステムは、３つから５
つの性能クリチカル周辺装置をサポートしている。これ
らの周辺装置は、マザーボードへ直接的に一体化されて
いるか、または、マルチメディア、グラフィック、ディ
スクおよびＬＡＮアダプタカードの如きＰＣＩ拡張カー
ドを介して付け加えられるようになっている。
【０００４】実際に、例えば、今日市販されているすべ
てのペンティアムプロセッサパーソナルコンピュータ
（ＰＣ）は、ＰＣＩバスをサポートしている。ペンティ
アムプロセッサは、特別なインターフェイスチップセッ
トを介してそのＰＣＩ周辺装置と通信し、このチップセ
ットの構造および性能は、コンピュータのＰＣＩバスの
性能に大きな影響を与える。
てのペンティアムプロセッサパーソナルコンピュータ
（ＰＣ）は、ＰＣＩバスをサポートしている。ペンティ
アムプロセッサは、特別なインターフェイスチップセッ
トを介してそのＰＣＩ周辺装置と通信し、このチップセ
ットの構造および性能は、コンピュータのＰＣＩバスの
性能に大きな影響を与える。
【０００５】低レベルソフトウエアファンクション、例
えば、ＰＣＩ ＢＩＯＳファンクションは、ＰＣＩベー
スシステムを実施するのに使用されるハードウエアに対
するソフトウエアインターフェイスを与える。その主た
る使用目的は、システムコンフィギュレーション、例え
ば、アドレスマッピング、割込みルーティング等であ
る。
えば、ＰＣＩ ＢＩＯＳファンクションは、ＰＣＩベー
スシステムを実施するのに使用されるハードウエアに対
するソフトウエアインターフェイスを与える。その主た
る使用目的は、システムコンフィギュレーション、例え
ば、アドレスマッピング、割込みルーティング等であ
る。
【０００６】よく知られているように、工業標準の主Ｐ
ＣＩスロット規定は、“シェアド”または“ワイヤドオ
ア”割込みバインディングアーキテクチャを採用してい
る。このアーキテクチャは、典型的には、実際のマザー
ボードエッチにて実施されるものであり、すなわち、ス
ロット割込みトレースが、シェアド割込みスキームを与
えるような仕方でルーティングされる。このようなシェ
アドスキームは、ＰＣＩローカルバス仕様書、改訂２．
１にて推奨されている。
ＣＩスロット規定は、“シェアド”または“ワイヤドオ
ア”割込みバインディングアーキテクチャを採用してい
る。このアーキテクチャは、典型的には、実際のマザー
ボードエッチにて実施されるものであり、すなわち、ス
ロット割込みトレースが、シェアド割込みスキームを与
えるような仕方でルーティングされる。このようなシェ
アドスキームは、ＰＣＩローカルバス仕様書、改訂２．
１にて推奨されている。
【０００７】このようなスキームにおいては、ホストＣ
ＰＵは、どのＰＣＩ装置がその割込みを開始したかを判
定するために割込み要求を受けた後ＰＣＩ装置に質問す
る必要がある。そうしたときだけ、割込みサービスルー
チンを開始することができる。このような、いわゆる
“ポーリング方法”は、ｎ個のＰＣＩ装置が与えられて
いる場合において、完了するまでに、最大（ｎ−１）の
サービスルーチンに対して行われる。しかしながら、割
込み装置を識別するための時間は、予想できないもので
ある。例えば、１回のポーリングを行っただけで、割込
みを開始したＰＣＩ装置をつきとめることができる場合
もあるし、または、最後のポーリングを行って初めて割
込みを開始したＰＣＩ装置をつきとめることができる場
合もあるからである。
ＰＵは、どのＰＣＩ装置がその割込みを開始したかを判
定するために割込み要求を受けた後ＰＣＩ装置に質問す
る必要がある。そうしたときだけ、割込みサービスルー
チンを開始することができる。このような、いわゆる
“ポーリング方法”は、ｎ個のＰＣＩ装置が与えられて
いる場合において、完了するまでに、最大（ｎ−１）の
サービスルーチンに対して行われる。しかしながら、割
込み装置を識別するための時間は、予想できないもので
ある。例えば、１回のポーリングを行っただけで、割込
みを開始したＰＣＩ装置をつきとめることができる場合
もあるし、または、最後のポーリングを行って初めて割
込みを開始したＰＣＩ装置をつきとめることができる場
合もあるからである。
【０００８】よく知られているように、ＰＣＩ割込みソ
ースの数が少ない場合、例えば、４個より少ない場合に
は、このようなポーリング方法を実施しても問題なく受
け入れられるであろう。しかし、ＰＣＩ−ＰＣＩブリッ
ジングを介して実施されるようなことがありうるよう
な、より多くのＰＣＩ装置があるような場合には、割込
みバインディングのシェアド方法では、割込み待ち時
間、すなわち、どのＰＣＩ装置がその割込みを開始した
かを判定するに必要な時間に相当な影響が及んでき始め
る。
ースの数が少ない場合、例えば、４個より少ない場合に
は、このようなポーリング方法を実施しても問題なく受
け入れられるであろう。しかし、ＰＣＩ−ＰＣＩブリッ
ジングを介して実施されるようなことがありうるよう
な、より多くのＰＣＩ装置があるような場合には、割込
みバインディングのシェアド方法では、割込み待ち時
間、すなわち、どのＰＣＩ装置がその割込みを開始した
かを判定するに必要な時間に相当な影響が及んでき始め
る。
【０００９】したがって、既存のデフォルト工業シェア
ドスキームおよび割込みを開始したＰＣＩ装置を予め判
定するためのアーキテクチャの両者について相当に短い
待ち時間にて実施可能とするようなＰＣＩ割込みコント
ローラが必要とされてきている。
ドスキームおよび割込みを開始したＰＣＩ装置を予め判
定するためのアーキテクチャの両者について相当に短い
待ち時間にて実施可能とするようなＰＣＩ割込みコント
ローラが必要とされてきている。
【００１０】
【発明の概要】本発明は、上位概念においては、コンピ
ュータシステムにおいて周辺装置相互接続割込みのソー
スを識別するための方法およびシステムにあり、これら
は、本特許請求の範囲の請求項１および５にそれぞれ限
定されているところである。
ュータシステムにおいて周辺装置相互接続割込みのソー
スを識別するための方法およびシステムにあり、これら
は、本特許請求の範囲の請求項１および５にそれぞれ限
定されているところである。
【００１１】後述するように、本発明の一実施例として
のコンピュータシステムは、中央処理装置（ＣＰＵ）
と、メモリと、ＣＰＵバスを介して前記ＣＰＵおよびメ
モリに接続されるＰＣＩホスト−ＰＣＩバスインターフ
ェイスと、主ＰＣＩバスを介して前記ＰＣＩホスト−Ｐ
ＣＩバスインターフェイスに接続される複数のＰＣＩ装
置と、割込みコントローラユニットとを備えており、該
割込みコントローラユニットは、コンフィギュレーショ
ンレジスタと、マスター割込みレジスタと、複数の割込
みレジスタとを含んでおり、前記複数の割込みレジスタ
は、前記マスター割込みレジスタと前記複数のＰＣＩ装
置の各々との間の接続を行う。このような構成によれ
ば、ＰＣＩ割込みを行う二重の機能、すなわち、デフォ
ルト工業標準に従ったモードと本発明のノンポーリング
（割込みアクセラレータ）モードとの二つ機能を果たす
ことができる。
のコンピュータシステムは、中央処理装置（ＣＰＵ）
と、メモリと、ＣＰＵバスを介して前記ＣＰＵおよびメ
モリに接続されるＰＣＩホスト−ＰＣＩバスインターフ
ェイスと、主ＰＣＩバスを介して前記ＰＣＩホスト−Ｐ
ＣＩバスインターフェイスに接続される複数のＰＣＩ装
置と、割込みコントローラユニットとを備えており、該
割込みコントローラユニットは、コンフィギュレーショ
ンレジスタと、マスター割込みレジスタと、複数の割込
みレジスタとを含んでおり、前記複数の割込みレジスタ
は、前記マスター割込みレジスタと前記複数のＰＣＩ装
置の各々との間の接続を行う。このような構成によれ
ば、ＰＣＩ割込みを行う二重の機能、すなわち、デフォ
ルト工業標準に従ったモードと本発明のノンポーリング
（割込みアクセラレータ）モードとの二つ機能を果たす
ことができる。
【００１２】また、このような構成によれば、ポーリン
グを行う必要なしに、ＰＣＩ割込みのソースを識別する
判定方法が提供される。これは、レジスタベースアーキ
テクチャおよびステージイニシエータコードを介して実
施される。
グを行う必要なしに、ＰＣＩ割込みのソースを識別する
判定方法が提供される。これは、レジスタベースアーキ
テクチャおよびステージイニシエータコードを介して実
施される。
【００１３】
【発明の実施の形態】次に、添付図面に基づいて、本発
明の実施例について、本発明をより詳細に説明する。
明の実施例について、本発明をより詳細に説明する。
【００１４】図１を参照するに、本発明が適用されるコ
ンピュータシステムの一例がブロック図にて示されてお
り、このコンピュータシステムは、ホスト中央処理装置
（ＣＰＵ）１０と、ホストメモリ１２とを備えている。
ホストＣＰＵ１０およびホストメモリ１２は、ＣＰＵバ
ス１６を介してホスト−ＰＣＩバスインターフェイス１
４に接続されている。このホスト−ＰＣＩバスインター
フェイス１４は、主ＰＣＩバス２５を介して、参照符号
１８、２０、２２および２４で示された多数のＰＣＩ装
置のそれぞれに接続する。図１に示したコンピュータシ
ステムにおいては、ＰＣＩ装置２４は、ＰＣＩ−ＰＣＩ
ブリッジである。このＰＣＩ−ＰＣＩブリッジ２４は、
さらに、副ＰＣＩバス３０を介してＰＣＩ装置２６およ
びＰＣＩ装置２８に接続する。
ンピュータシステムの一例がブロック図にて示されてお
り、このコンピュータシステムは、ホスト中央処理装置
（ＣＰＵ）１０と、ホストメモリ１２とを備えている。
ホストＣＰＵ１０およびホストメモリ１２は、ＣＰＵバ
ス１６を介してホスト−ＰＣＩバスインターフェイス１
４に接続されている。このホスト−ＰＣＩバスインター
フェイス１４は、主ＰＣＩバス２５を介して、参照符号
１８、２０、２２および２４で示された多数のＰＣＩ装
置のそれぞれに接続する。図１に示したコンピュータシ
ステムにおいては、ＰＣＩ装置２４は、ＰＣＩ−ＰＣＩ
ブリッジである。このＰＣＩ−ＰＣＩブリッジ２４は、
さらに、副ＰＣＩバス３０を介してＰＣＩ装置２６およ
びＰＣＩ装置２８に接続する。
【００１５】この好ましい実施例においては、本発明に
より、割込みコントローラユニット３２が、主ＰＣＩバ
スに配置されている。しかしながら、技術的に本発明を
このようなことに限定する理由はなく、その割込みコン
トローラユニットは、コンピュータシステムの他の位置
に配置することができ、例えば、ＣＰＵバス１６のよう
な位置に配置してもよく、または、ＣＰＵ１０に直接的
に接続されるような他の任意の位置またはＣＰＵ１０に
間接的に接続されるような他の任意の位置に配置しても
よい。
より、割込みコントローラユニット３２が、主ＰＣＩバ
スに配置されている。しかしながら、技術的に本発明を
このようなことに限定する理由はなく、その割込みコン
トローラユニットは、コンピュータシステムの他の位置
に配置することができ、例えば、ＣＰＵバス１６のよう
な位置に配置してもよく、または、ＣＰＵ１０に直接的
に接続されるような他の任意の位置またはＣＰＵ１０に
間接的に接続されるような他の任意の位置に配置しても
よい。
【００１６】図２を参照するに、ＰＣＩ割込みを行うデ
フォルト工業標準が例示されており、これは、図１のコ
ンピュータシステムにおけるＰＣＩ装置の各々に対す
る、それぞれ符号ＩＮＴＡ、ＩＮＴＢ、ＩＮＴＣ、およ
びＩＮＴＤを付して示された４つの割込みラインを含ん
でいる。ＰＣＩ−ＰＣＩブリッジであるＰＣＩ装置２４
の場合には、１６個までの割込みラインを使用でき、す
なわち、これら割込みラインは、副ＰＣＩバス３０に接
続されたＰＣＩ装置と関連付けられる。したがって、図
２に示したデフォルト工業標準モードにおいては、すべ
てのＰＣＩ割込みは、割込みコントローラユニット３２
に対する割込みＩＮＴＡ５２、ＩＮＴＢ５４、ＩＮＴＣ
５６およびＩＮＴＤ５８を形成するように、ワイヤオア
割込みルーティングロジック５０にて単にワイヤオアド
される。
フォルト工業標準が例示されており、これは、図１のコ
ンピュータシステムにおけるＰＣＩ装置の各々に対す
る、それぞれ符号ＩＮＴＡ、ＩＮＴＢ、ＩＮＴＣ、およ
びＩＮＴＤを付して示された４つの割込みラインを含ん
でいる。ＰＣＩ−ＰＣＩブリッジであるＰＣＩ装置２４
の場合には、１６個までの割込みラインを使用でき、す
なわち、これら割込みラインは、副ＰＣＩバス３０に接
続されたＰＣＩ装置と関連付けられる。したがって、図
２に示したデフォルト工業標準モードにおいては、すべ
てのＰＣＩ割込みは、割込みコントローラユニット３２
に対する割込みＩＮＴＡ５２、ＩＮＴＢ５４、ＩＮＴＣ
５６およびＩＮＴＤ５８を形成するように、ワイヤオア
割込みルーティングロジック５０にて単にワイヤオアド
される。
【００１７】図３を参照するに、本発明によりワイヤオ
ア割込みルーティングロジック５０を使用しないブロッ
ク図が示されている。詳述するに、本発明は、それぞれ
参照符号７０、７２、７４および７６で示される多数の
割込みレジスタを含むものとして示されている。このシ
ステムは、各主装置に対して、そのＰＣＩ装置によって
サポートされる各ＰＣＩ割込みについての状態を与える
ためのレジスタを含んでいる。そのＰＣＩ装置は、その
背後に４つの（または他の）別のＰＣＩ装置を備えるＰ
ＣＩ−ＰＣＩブリッジでありうるので、各レジスタは、
ＰＣＩ装置当り４つの、ＩＮＴ♯データの１６ビットを
含むことのできるものでなければならない。各割込みソ
ースラインは、対応するマスクビットも有している。図
３は、また、コンフィギュレーションレジスタ７８およ
びマスター割込みレジスタ８０を含んでいる。コンフィ
ギュレーションレジスタ７８は、主ＰＣＩ装置が物理的
コネクタであるか、またはバックプレーンＰＣＩ−ＰＣ
Ｉブリッジであるかを、すなわち、主ＰＣＩ装置が本発
明に割込み要求を接続する装置を有した副ＰＣＩバスへ
のブリッジであるか否かについて、詳述するものであ
る。図３に示されるように、割込みレジスタの各々は、
ＰＣＩ装置の各々と個別に整列されている。詳述する
と、ＰＣＩ装置１８は、割込みレジスタ７０と整列さ
れ、ＰＣＩ装置２０は、割込みレジスタ７２と整列さ
れ、ＰＣＩ装置２２は、割込みレジスタ７４と整列さ
れ、ＰＣＩ装置２４は、割込みレジスタ７８と整列され
ている。このような割込みレジスタに対するＰＣＩ装置
の整列については、後でより詳細に説明する。図３に
は、また、コンフィギュレーションレジスタ７８および
マスター割込みレジスタ８０を含むように示されてい
る。図３に示したシステムは、図２に例示したデフォル
ト工業標準モードと区別するために、割込みアクセラレ
ータモードと称される。
ア割込みルーティングロジック５０を使用しないブロッ
ク図が示されている。詳述するに、本発明は、それぞれ
参照符号７０、７２、７４および７６で示される多数の
割込みレジスタを含むものとして示されている。このシ
ステムは、各主装置に対して、そのＰＣＩ装置によって
サポートされる各ＰＣＩ割込みについての状態を与える
ためのレジスタを含んでいる。そのＰＣＩ装置は、その
背後に４つの（または他の）別のＰＣＩ装置を備えるＰ
ＣＩ−ＰＣＩブリッジでありうるので、各レジスタは、
ＰＣＩ装置当り４つの、ＩＮＴ♯データの１６ビットを
含むことのできるものでなければならない。各割込みソ
ースラインは、対応するマスクビットも有している。図
３は、また、コンフィギュレーションレジスタ７８およ
びマスター割込みレジスタ８０を含んでいる。コンフィ
ギュレーションレジスタ７８は、主ＰＣＩ装置が物理的
コネクタであるか、またはバックプレーンＰＣＩ−ＰＣ
Ｉブリッジであるかを、すなわち、主ＰＣＩ装置が本発
明に割込み要求を接続する装置を有した副ＰＣＩバスへ
のブリッジであるか否かについて、詳述するものであ
る。図３に示されるように、割込みレジスタの各々は、
ＰＣＩ装置の各々と個別に整列されている。詳述する
と、ＰＣＩ装置１８は、割込みレジスタ７０と整列さ
れ、ＰＣＩ装置２０は、割込みレジスタ７２と整列さ
れ、ＰＣＩ装置２２は、割込みレジスタ７４と整列さ
れ、ＰＣＩ装置２４は、割込みレジスタ７８と整列され
ている。このような割込みレジスタに対するＰＣＩ装置
の整列については、後でより詳細に説明する。図３に
は、また、コンフィギュレーションレジスタ７８および
マスター割込みレジスタ８０を含むように示されてい
る。図３に示したシステムは、図２に例示したデフォル
ト工業標準モードと区別するために、割込みアクセラレ
ータモードと称される。
【００１８】コンフィギュレーションレジスタ７８は、
常にアクチブであり、割込みアクセラレータモードにお
いてシステムの動作を制御する。コンフィギュレーショ
ンレジスタ７８は、また、システムの始動中にセットさ
れるときに、図３に示した割込みアクセラレータモード
が使用されるべきことを指示するモードイネーブルビッ
トをも含む。もし、モードイネーブルビットがセットさ
れていない場合には、システムは、図２に例示したスキ
ームを使用すべくデフォルトで作動する。したがって、
本発明によれば、図２のデフォルト工業標準でも、図３
に示した割込みアクセラレータモードでも、作動できる
ようになる。
常にアクチブであり、割込みアクセラレータモードにお
いてシステムの動作を制御する。コンフィギュレーショ
ンレジスタ７８は、また、システムの始動中にセットさ
れるときに、図３に示した割込みアクセラレータモード
が使用されるべきことを指示するモードイネーブルビッ
トをも含む。もし、モードイネーブルビットがセットさ
れていない場合には、システムは、図２に例示したスキ
ームを使用すべくデフォルトで作動する。したがって、
本発明によれば、図２のデフォルト工業標準でも、図３
に示した割込みアクセラレータモードでも、作動できる
ようになる。
【００１９】システムの始動中、もし、モードイネーブ
ルビットがコンフィギュレーションレジスタ７８にセッ
トされるならば、割込みレジスタ７０、７２、７４およ
び７６がアクセス可能であり、図３に示されるように、
各ＰＣＩ装置またはＰＣＩ−ＰＣＩブリッジと整列させ
られる。さらに、始動中に、４つの割込みレジスタ７
０、７２、７４および７６のためのアドレスポインタ
が、コンフィギュレーションレジスタ７８に記憶され
る。マスター割込みレジスタ８０は、モードイネーブル
ビットがセットされるときにのみ、イネーブルされる。
マスター割込みレジスタ８０は、参照符号７０、７２、
７４および７６としてそれぞれ示された４つの割込みレ
ジスタから直接的にフラッグされる。マスター割込みレ
ジスタ８０は、ＰＣＩ割込みのソースを探し出すために
どの割込みレジスタ７０、７２、７４または７６にアク
セスすべきかを判定するために使用される。このように
して、ＰＣＩ割込みソースは、２つのバス読取りサイク
ル、すなわち、マスター割込みレジスタ８０に対するバ
ス読取りサイクルおよび特別割込みレジスタ、すなわ
ち、７０、７２、７４または７６に対するバス読取りサ
イクルにおいて、信頼性よく予測的に判定されうるので
ある。
ルビットがコンフィギュレーションレジスタ７８にセッ
トされるならば、割込みレジスタ７０、７２、７４およ
び７６がアクセス可能であり、図３に示されるように、
各ＰＣＩ装置またはＰＣＩ−ＰＣＩブリッジと整列させ
られる。さらに、始動中に、４つの割込みレジスタ７
０、７２、７４および７６のためのアドレスポインタ
が、コンフィギュレーションレジスタ７８に記憶され
る。マスター割込みレジスタ８０は、モードイネーブル
ビットがセットされるときにのみ、イネーブルされる。
マスター割込みレジスタ８０は、参照符号７０、７２、
７４および７６としてそれぞれ示された４つの割込みレ
ジスタから直接的にフラッグされる。マスター割込みレ
ジスタ８０は、ＰＣＩ割込みのソースを探し出すために
どの割込みレジスタ７０、７２、７４または７６にアク
セスすべきかを判定するために使用される。このように
して、ＰＣＩ割込みソースは、２つのバス読取りサイク
ル、すなわち、マスター割込みレジスタ８０に対するバ
ス読取りサイクルおよび特別割込みレジスタ、すなわ
ち、７０、７２、７４または７６に対するバス読取りサ
イクルにおいて、信頼性よく予測的に判定されうるので
ある。
【００２０】本発明のレジスタベーススキームは、いく
つかのインプリメンテーションをサポートするに十分で
ある。例えば、基本的インプリメンテーションにおい
て、本発明は、４つまでの主ＰＣＩ装置またはＰＣＩ−
ＰＣＩブリッジおよび１６の副ＰＣＩ装置、すなわち、
６４の個々の割込みライン、すなわち、副ＰＣＩ装置当
り４つの割込みラインをサポートしうる。本発明の別の
特徴によれば、マスター割込みレジスタ８０および４つ
の割込みレジスタの両者におけるすべての割込みビット
がマスクしうるものとなる。コンフィギュレーションレ
ジスタ７８内には、マスクイネーブル／モードビットが
ある。このマスク／イネーブルビットは、マスクされた
割込みラインの通過、本来的には、マスター割込みレジ
スタ８０への入力を自動的にディスエーブルすることが
できる。この特徴は、マスター割込みマスクビットに対
しても実施される。これにより、割込み待ち時間が改善
される。何故ならば、個々のマスクビットを、別々のバ
スサイクルにおいて読み取る必要がなくなるからであ
る。また、これにより、割込みポーリングの融通性が保
持される。すなわち、マスター割込みレジスタ８０に記
憶された４つの（または他の）割込み状態ビットは、割
込みレジスタソースの状態に一致する。さらにまた、多
数の割込みソースを検出することができ、もし、必要な
らば、その検出に優先順位を付けることもできる。
つかのインプリメンテーションをサポートするに十分で
ある。例えば、基本的インプリメンテーションにおい
て、本発明は、４つまでの主ＰＣＩ装置またはＰＣＩ−
ＰＣＩブリッジおよび１６の副ＰＣＩ装置、すなわち、
６４の個々の割込みライン、すなわち、副ＰＣＩ装置当
り４つの割込みラインをサポートしうる。本発明の別の
特徴によれば、マスター割込みレジスタ８０および４つ
の割込みレジスタの両者におけるすべての割込みビット
がマスクしうるものとなる。コンフィギュレーションレ
ジスタ７８内には、マスクイネーブル／モードビットが
ある。このマスク／イネーブルビットは、マスクされた
割込みラインの通過、本来的には、マスター割込みレジ
スタ８０への入力を自動的にディスエーブルすることが
できる。この特徴は、マスター割込みマスクビットに対
しても実施される。これにより、割込み待ち時間が改善
される。何故ならば、個々のマスクビットを、別々のバ
スサイクルにおいて読み取る必要がなくなるからであ
る。また、これにより、割込みポーリングの融通性が保
持される。すなわち、マスター割込みレジスタ８０に記
憶された４つの（または他の）割込み状態ビットは、割
込みレジスタソースの状態に一致する。さらにまた、多
数の割込みソースを検出することができ、もし、必要な
らば、その検出に優先順位を付けることもできる。
【００２１】本発明の好ましい実施例について前述して
きたのであるが、本発明の概念を組み入れた他の種々な
実施例も可能であることは、当業者には明らかであろ
う。したがって、本発明は、前述したような実施例に限
定されるべきものではない。
きたのであるが、本発明の概念を組み入れた他の種々な
実施例も可能であることは、当業者には明らかであろ
う。したがって、本発明は、前述したような実施例に限
定されるべきものではない。
【図面の簡単な説明】
【図１】いくつかのＰＣＩ装置を組み込んだ一例として
のコンピュータシステムを示すブロック図である。
のコンピュータシステムを示すブロック図である。
【図２】図１のコンピュータシステムにおいてＰＣＩ割
込みを行うデフォルト工業標準を例示するブロック図で
ある。
込みを行うデフォルト工業標準を例示するブロック図で
ある。
【図３】本発明の一実施例としてＰＣＩ割込みを行うも
のを示すブロック図である。
のを示すブロック図である。
１０ ホストＣＰＵ １２ ホストメモリ １４ ホスト−ＰＣＩバスインターフェイス １６ ＣＰＵバス １８ ＰＣＩ装置 ２０ ＰＣＩ装置 ２２ ＰＣＩ装置 ２４ ＰＣＩ−ＰＣＩブリッジ ２５ 主ＰＣＩバス ２６ ＰＣＩ装置 ２８ ＰＣＩ装置 ３０ 副ＰＣＩバス ３２ 割込みコントローラユニット ５０ ワイヤオア割込みルーティングロジック ７０ 割込みレジスタ１ ７２ 割込みレジスタ２ ７４ 割込みレジスタ３ ７６ 割込みレジスタ４ ７８ コンフィギュレーションレジスタ ８０ マスター割込みレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ショーン エヌ マックグレン イギリス スチュワートン ケイエイ３ ５ジェイエル バルモラル ウィンド ６ (72)発明者 ヴィーカス ジー ソンタック アメリカ合衆国 ニューハンプシャー州 03054 メリマック インディアン ロッ ク 60 (72)発明者 ジョン レンソール アメリカ合衆国 ニューハンプシャー州 03060 ナシュア ロイヤル クレスト ドライヴ 10−25
Claims (8)
- 【請求項１】 コンピュータシステムにおいて周辺装置
相互接続（ＰＣＩ）割込みのソースを識別する方法にお
いて、中央処理装置（ＣＰＵ）を設け、該ＣＰＵに接続
されるメモリを設け、前記ＣＰＵおよび前記メモリにＣ
ＰＵバスを介して接続されるホスト−ＰＣＩバスインタ
ーフェイスを設け、該ホスト−ＰＣＩバスインターフェ
イスに接続され、前記ＰＣＩホスト−ＰＣＩバスインタ
ーフェイスと複数のＰＣＩ装置との間の接続を与える第
１のＰＣＩバスを設け、複数の割込みレジスタ、コンフ
ィギュレーションレジスタおよびマスター割込みレジス
タを含む割込みコントローラユニットを設け、前記コン
フィギュレーションレジスタにモードイネーブルビット
がセットされているかを判定し、もし、この判定に応答
して、前記モードイネーブルビットがセットされている
場合には、複数のＰＣＩ装置アドレスの各々を、複数の
ＰＣＩ割込みレジスタのうちの一つへ割り当て、前記マ
スター割込みレジスタにおいて、第１のＰＣＩ装置から
第１の割込みを受け、前記第１のＰＣＩレジスタのアド
レスを判定するのに前記コンフィギュレーションレジス
タを読み取り、前記第１のＰＣＩ装置と整列された第１
の割込みレジスタを読み取ることにより前記第１の割込
みのソースを識別することを特徴とする方法。 - 【請求項２】 前記ＰＣＩ装置の各々に個別に対応する
複数のアドレスの各々を前記コンフィギュレーションレ
ジスタに記憶させる段階を含む請求項１記載の方法。 - 【請求項３】 複数の割込みを受け、該割込みの各々を
識別し、前記割込みを前記複数のＰＣＩ装置のうちの一
つに関連付け前記ＣＰＵバスと通信する段階を含む請求
項１記載の方法。 - 【請求項４】 前記識別する段階は、前記コンフィギュ
レーションレジスタを読み取ることを含む請求項３記載
の方法。 - 【請求項５】 中央処理装置（ＣＰＵ）と、メモリと、
前記メモリおよびＣＰＵにＣＰＵバスを介して接続され
る周辺装置相互接続（ＰＣＩ）ホスト−ＰＣＩバスイン
ターフェイスと、該ＰＣＩホスト−ＰＣＩバスインター
フェイスに主ＰＣＩバスを介して接続される複数のＰＣ
Ｉ装置と、割込みコントローラユニットとを備えてお
り、前記割込みコントローラユニットは、コンフィギュ
レーションレジスタと、マスター割込みレジスタと、複
数の割込みレジスタとを含み、前記複数の割込みレジス
タは、前記マスター割込みレジスタと前記複数のＰＣＩ
装置の各々との間の接続を与えることを特徴とするコン
ピュータシステム。 - 【請求項６】 前記コンフィギュレーションレジスタ
は、前記複数のＰＣＩ装置の各々に個別に対応する複数
のアドレスの各々を記憶する請求項５記載のコンピュー
タシステム。 - 【請求項７】 前記マスター割込みレジスタは、複数の
割込みを受ける手段と、前記割込みの各々を識別し、そ
の割込みを前記複数のＰＣＩ装置のうちの１つに関連付
ける手段と、前記ＣＰＵバスと通信するための手段とを
含む請求項６記載のコンピュータシステム。 - 【請求項８】 前記識別手段は、前記コンフィギュレー
ションレジスタを読み取る手段を備える請求項７記載の
コンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/563221 | 1995-11-27 | ||
| US08/563,221 US5764996A (en) | 1995-11-27 | 1995-11-27 | Method and apparatus for optimizing PCI interrupt binding and associated latency in extended/bridged PCI busses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09185578A true JPH09185578A (ja) | 1997-07-15 |
Family
ID=24249611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8313445A Pending JPH09185578A (ja) | 1995-11-27 | 1996-11-25 | 拡張／ブリッジｐｃｉバスにおいてｐｃｉ割込みバインディングおよびそれに関連した待ち時間を最適化するための方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5764996A (ja) |
| EP (1) | EP0775959B1 (ja) |
| JP (1) | JPH09185578A (ja) |
| DE (1) | DE69621309T2 (ja) |
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1996
- 1996-11-11 EP EP96118048A patent/EP0775959B1/en not_active Expired - Lifetime
- 1996-11-11 DE DE69621309T patent/DE69621309T2/de not_active Expired - Fee Related
- 1996-11-25 JP JP8313445A patent/JPH09185578A/ja active Pending
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| EP0775959B1 (en) | 2002-05-22 |
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