DE69621309T2

DE69621309T2 - Verfahren und Gerät zur Optimierung von gemeinsamen PCI-Unterbrechungen und entsprechender Latenz in den PCI-Bussen mit Erweiterung oder Brücke

Info

Publication number: DE69621309T2
Application number: DE69621309T
Authority: DE
Inventors: Ross L. Armstrong; John Lenthall; Sean N. Mcgrane; Alan P. Milne; Vikas G. Sontakke
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1995-11-27
Filing date: 1996-11-11
Publication date: 2002-10-24
Anticipated expiration: 2016-11-12
Also published as: EP0775959A2; EP0775959B1; DE69621309D1; US5764996A; JPH09185578A; EP0775959A3

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf das Gebiet von Bussen, und insbesondere auf das Gebiet des Optimierens einer PCI-Unterbrechungsbindung und der damit zusammenhängenden Latenz bei erweiterten/überbrückten PCI-Bussen.

Hintergrund der Erfindung

Ein Peripheriekomponenten-Verbindungsbus (peripheral component interconnect bus/PCI-Bus) ist ein lokales Bussystem, das zur Bewegung von 32 oder 64 Bits von Daten mit 33 MHz oder 66 MHz fähig ist. Der PCI-Bus nimmt Peripheriegeräte von einem Eingabe/Ausgabe-Bus (I/O-Bus) entgegen und verbindet sie über einen breiteren und schnelleren Datenpfad mit einer Zentraleinheit (CPU) und einem Speicheruntersystem.
Das Ergebnis ist ein schnellerer Datentransfer zwischen der CPU und den Peripheriegeräten. Dies ist wichtig für Server und grafikintensive Software wie Windows® und OS/2. Die meisten PCI-Systeme unterstützen drei bis fünf leistungskritische Peripheriegeräte. Diese Peripheriegeräte sind entweder direkt auf einem Motherboard integriert oder können über PCI-Erweiterungskarten hinzugefügt werden, wie zum Beispiel Multimedia-, Grafik-, Platten- und LAN-Adapter-Karten.
So gut wie alle mit Pentium-Prozessoren ausgestatteten PCs zum Beispiel, die heutzutage ausgeliefert werden, unterstützen den PCI-Bus. Der Pentium- Prozessor kommuniziert mit seinen PCI-Peripheriegeräten über einen speziellen Schnittstellenchipsatz, und die Konstruktion und die Leistung dieses Chipsatzes kann sich ganz besonders auf die Leistung des PCI-Busses eines Computers auswirken.
Softwarefunktionen niederer Ebene (low level), zum Beispiel PCI-BIOS- Funktionen bieten gegenüber der Hardware eine Software-Schnittstelle, die zur Implementierung eines PCI-Systems eingesetzt wird. Sein Hauptverwendungszweck ist zur Systemkonfiguration, z. B. Adressabbildung, Unterbrechungsrouting, usw.
Wie ebenfalls wohl bekannt ist, haben als Industriestandard vorherrschende PCI-Vorgaben eine "zusammen genutzte" oder mit einem "verdrahteten ODER" arbeitende Unterbrechungsbindungsarchitektur, die typischerweise in der Ätzung des eigentlichen Motherboards implementiert ist, d. h. die Einsteck-Unterbrechungsspuren sind so geführt, dass sie für das Interrupt-Verfahren gemeinsam genutzt werden können. Dieses Verfahren zur gemeinsamen Nutzung ist in der PCI-Lokal-Bus- Spezifikation, Revision 2.1, empfohlen.
In einem solchen Verfahren muss die Host-CPU PCI-Geräte abfragen, nachdem sie eine Unterbrechungsanforderung empfangen hat, um festzustellen, welches PCI-Gerät die Unterbrechung eingeleitet hat. Erst dann kann die Unterbrechungs-Dienstroutine eingeleitet werden. Dieses so genannte "Abfrage- Verfahren" kann zu seiner vollständigen Durchführung bis maximal n-1 Dienstroutinen in Anspruch nehmen, wenn n PCI-Geräte vorhanden sind. Die Zeit zur Identifikation des unterbrechenden Geräts ist jedoch nicht vorhersagbar, z. B. kann es sein, dass das initiierende PCI-Gerät nach nur einer Abfrage lokalisiert ist, oder dass dies erst beim letzten Versuch gelingt.
Wie wohl bekannt ist, ist bei kleinen Anzahlen von PCI- Unterbrechungsquellen, z. B. weniger als vier, diese Abfrageverfahrensimplementierung akzeptabel. Für eine größere Anzahl von PCI- Geräten, die möglicherweise über eine PCI-zu-PCI-Brückenbildung implementiert sind, fängt das Verfahren zur gemeinsamen Nutzung der Unterbrechungsbindung an, sich beträchtlich auf die Unterbrechungslatenz auszuwirken, d. h. auf die Zeit, die dazu benötigt wird festzustellen, welches PCI-Gerät die Unterbrechung eingeleitet hat.
Es besteht also ein Bedarf nach einer PCI-Unterbrechungssteuerung, die sowohl das standardmäßig in der Industrie eingesetzte Verfahren der gemeinsamen Nutzung als auch eine Architektur zum vorhersagbaren Feststellen des die Unterbrechung einleitenden PCI-Geräts mit einer beträchtlich verringerten Latenz unterstützt.
In der EP 0 511 769 A1 ist eine Unterbrechungssteuerung beschrieben, die Unterbrechungssignale von mehreren I/O-Geräten entgegennimmt, die Unterbrechungen in eine Prioritätsrangfolge bringt und sie dann an einen Prozessor weiterleitet.

Zusammenfassung der Erfindung

Die Erfindung besteht allgemein in einem Verfahren zum Identifizieren einer Quelle einer Peripherie-Komponenten-Verbindungsunterbrechung in einem Computersystem und in einem entsprechenden System, wie es in den Ansprüchen 1 beziehungsweise 7 angeführt ist.
Wie nachfolgend beschrieben, ist ein als Beispiel angegebenes Computersystem mit den folgenden Komponenten vorgesehen: einer Zentraleinheit (CPU), einem Speicher; einer PCI-Host-zu-PCI-Busschnittstelle, wobei die PCI-Hostzu-PCI-Busschnittstelle über einen CPU-Bus mit dem Speicher und der CPU verbunden ist, mehreren PCI-Geräten, wobei die mehreren PCI-Geräte über einen primären PCI-Bus mit der PCI-Host-zu-PCI-Busschnittstelle verbunden sind, einer Unterbrechungssteuerungseinheit, wobei die Unterbrechungssteuerungseinheit ein Konfigurationsregister, ein Master-Unterbrechungsregister und mehrere Unterbrechungsregister aufweist, wobei die mehreren Unterbrechungsregister eine Verbindung zwischen dem Master-Unterbrechungsregister und jeder der mehreren PCI-Geräte herstellt. Mit einer solchen Anordnung wird eine zweifache Funktionalität der Handhabung von PCI-Unterbrechungen implementiert, d. h. eine Übereinstimmung mit dem Industriestandard und der erfindungsgemäße nicht abfragende (Unterbrechungsbeschleunigungs-)Modus.
In einer solchen Anordnung ist auch eine deterministische Art und Weise zum Identifizieren einer Quelle einer PCI-Unterbrechung ohne die Notwendigkeit einer Abfrage vorgesehen. Dies wird über eine Registerarchitektur und einen stufenweisen Initiator-Code bewerkstelligt.

Kurzbeschreibung der Zeichnungen

Ein detaillierteres Verständnis der Erfindung ergibt sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform, die als Beispiel und im Zusammenhang mit den Zeichnungen gegeben wird. Es zeigt:
Fig. 1 ein Blockdiagramm eines beispielhaften Computersystems, das mehrere PCI-Geräte beinhaltet;
Fig. 2 ein beispielhaftes Blockdiagramm eines Industriestandards der Handhabung von PCI-Unterbrechungen im beispielhaften Computersystem von Fig. 1, und
Fig. 3 ein Blockdiagramm der Abwicklung von PCI-Unterbrechungen nach einer erfindungsgemäßen Ausführungsform.

Detaillierte Beschreibung

Fig. 1 ist ein Blockdiagramm eines beispielhaften Computersystems, bei dem die vorliegende Erfindung eingesetzt werden kann, das eine Host-Zentraleinheit (CPU) 10 und einen Host-Speicher 12 aufweist. Die Host-CPU 10 und der Host- Speicher 12 sind über einen CPU-Bus 16 mit einer Host-zu-PCI-Busschnittstelle 14 verbunden. Die Host-zu-PCI-Busschnittstelle 14 stellt über einen primären PCI-Bus 26 eine Verbindung zu einer Anzahl von PCI-Geräten her, die mit 18, 20, 22 beziehungsweise 24 bezeichnet sind. In dem in Fig. 1 gezeigten beispielhaften Computersystem ist gezeigt, dass das PCI-Gerät 24 eine PCI-zu-PCI-Brücke ist. Die PCI-zu-PCI-Brücke 24 schafft über einen sekundären PCI-Bus 30 eine weitere Verbindung zu PCI-Gerät 27 und PCI-Gerät 28.
In der bevorzugten Ausführungsform ist die Erfindung in der Unterbrechungssteuerungseinheit 32 untergebracht, die am primären PCI-Bus 26 angeordnet ist. Es gibt jedoch keinen technischen Einschränkungsfaktor, der verhindern würde, dass die vorliegende Erfindung an anderen Orten des beispielhaften Computersystems untergebracht würde, wie zum Beispiel im CPU-Bus 16 oder an einem anderen Ort, der direkt oder indirekt mit der CPU 10 verbunden ist.
Fig. 2 zeigt einen beispielhaften Schaltplan des Industriestandards der Abwicklung von PCI-Unterbrechungen, der vier Unterbrechungsleitungen aufweist, die mit INTA, INTB, INTC beziehungsweise INTD bezeichnet sind, für jedes der PCI- Geräte im beispielhaften Computersystem von Fig. 1. Im Fall des PCI-Geräts 24, das eine PCI-zu-PCI-Brücke ist, können bis zu 16 Unterbrechungsleitungen verwendet werden, d. h. diejenigen, die den PCI-Geräten zugeordnet sind, die mit dem sekundären PCI-Bus 30 verbunden sind. Auf diese Weise sind beim in Fig. 2 gezeigten Industriestandard alle PCI-Unterbrechungen einfach in einer Verdrahtungs-ODER-Unterbrechungs-Routinglogik 50 als verdrahtetes ODER geschaltet, um die Unterbrechungen INTA 52, INTB 54, INTC 56 und INTD 58 zur Unterbrechungssteuerungseinheit 32 zu bilden.
In Fig. 3 ist ein erfindungsgemäßes Blockdiagramm gezeigt, bei dem die Verdrahtungs-ODER-Unterbrechungs-Routinglogik 50 nicht verwendet wird. Insbesondere ist gezeigt, dass die vorliegende Erfindung eine Anzahl von Unterbrechungsregistern verwendet, die mit 70, 72, 74 beziehungsweise 76 bezeichnet sind. Das System weist ein Register für jedes primäre Gerät auf, um für jede von diesem PCI-Gerät unterstützte PCI-Unterbrechung einen Status zu liefern. Da das PCI-Gerät eine PCI-zu-PCI-Brücke mit vier (oder einer anderen Anzahl) weiteren PCI-Geräten hinter ihr sein kann, muss jedes Register dazu fähig sein, 16 Bits INT#-Daten, vier pro PCI-Gerät, zu enthalten. Jede Unterbrechungsquellenleitung hat auch ein entsprechendes Maskierungsbit. Fig. 3 weist auch ein Konfigurationsregister 78 und ein Master-Unterbrechungsregister 80 auf. Das Konfigurationsregister 78 gibt im Einzelnen an, ob ein primäres PCI-Gerät eine physische Verbindung oder eine Rückebenen-PCI-zu-PCI-Brücke ist, d. h. ob ein primäres PCI-Gerät eine Brücke zu einem sekundären PCI-Bus mit Geräten ist, deren Unterbrechungsanforderungen an die vorliegenden Erfindung weitergeleitet werden, oder nicht. Wie in Fig. 3 gezeigt, ist jedes der Unterbrechungsregister mit einem jeweiligen der PCI-Geräte einzeln ausgerichtet. Insbesondere ist gezeigt, dass das PCI-Gerät 18 mit dem Unterbrechungsregister 70, das PCI-Gerät 20 mit dem Unterbrechungsregister 72, das PCI-Gerät 22 mit dem Unterbrechungsregister 74 und das PCI-Gerät 24 mit dem Unterbrechungsregister 76 ausgerichtet ist. Die Ausrichtung von PCI-Geräten mit Unterbrechungsregistern ist im Folgenden näher beschrieben. In Fig. 3 ist ebenfalls ein Konfigurationsregister 78 und ein Master- Unterbrechungsregister 80 gezeigt. Das in Fig. 3 gezeigte System kann auch als "Unterbrechungsbeschleunigungsmodus" bezeichnet werden, um es so vom Industriestandardmodus zu unterscheiden, der in Fig. 2 gezeigt ist.
Das Konfigurationsregister 7ß ist immer aktiv und steuert das Verhalten des Systems im Unterbrechungsbeschleunigungsmodus. Das Konfigurationsregister 78 enthält ebenfalls ein Modus-Freischaltungsbit, das, wenn es während des Systemstarts gesetzt wird, anzeigt, dass der in Fig. 3 gezeigte Unterbrechungsbeschleunigungsmodus zu verwenden ist. Wenn das Modus- Freischaltungsbit nicht gesetzt ist, dann greift das System auf das in Fig. 2 gezeigte Verfahren zurück. Auf diese Weise unterstützt die vorliegende Erfindung sowohl den Industriestandardmodus von Fig. 2 und den in Fig. 3 gezeigten Unterbrechungsbeschleunigungsmodus.
Während des Systemstarts sind, wenn das Modus-Freischaltungsbit im Konfigurationsregister 78 gesetzt ist, die Unterbrechungsregister 70, 72, 74 und 76 zugänglich und mit dem jeweiligen PCI-Gerät oder der jeweiligen PCI-zu-PCI-Brücke ausgerichtet, wie in Fig. 3 gezeigt ist. Zusätzlich wird beim Systemstart ein Adresszeiger für die vier Unterbrechungsregister 70, 72, 74 und 76 im Konfigurationsregister 78 gespeichert. Das Master-Unterbrechungsregister 80 wird nur freigeschaltet, wenn das Modus-Freischaltungsbit gesetzt ist. Das Master- Unterbrechungsregister 80 wird von den vier mit 70, 72, 74 beziehungsweise 76 bezeichneten Unterbrechungsregistern direkt über Flags angesprochen. Das Master- Unterbrechungsregister 80 wird dazu verwendet festzustellen, auf welches Unterbrechungsregister 70, 72, 74 oder 76 zum Auffinden der Quelle der PCI- Unterbrechung zugegriffen werden soll. Auf diese Weise kann die PCI- Unterbrechungsquelle zuverlässig und vorhersagbar in zwei Bus-Lesezyklen festgestellt werden, d. h. ein Lesezyklus an das Master-Unterbrechungsregister 80 und ein Lesezyklus an das spezifische Unterbrechungsregister, d. h. 70, 72, 74 oder 76.
Das mit Registern arbeitende Verfahren der vorliegenden Erfindung reicht zur Unterstützung von mehreren Implementierungen aus. Zum Beispiel kann in der Grundimplementierung die vorliegende Erfindung bis zu vier primäre PCI-Geräte oder PCI-zu-PCI-Brücken und sechzehn sekundäre PCI-Geräte unterstützen, d. h. vierundsechzig einzelne Unterbrechungsleitungen, vier Unterbrechungsleitungen pro sekundärem PCI-Gerät. Ein zusätzliches erfindungsgemäßes Merkmal besteht darin, dass alle Unterbrechungsbits sowohl im Master-Unterbrechungsregister 80 als auch in den vier Unterbrechungsregistern maskierbar sind. Im Konfigurationsregister 78 ist ein Maskierungs-Freischaltungs/Modus-Bit. Dieses Maskierungs/Freischaltungs-Bit kann automatisch das Durchlassen maskierter Unterbrechungsleitungen und damit inhärent die Eingabe an das Master-Unterbrechungsregister 80 blockieren. Dieses Merkmal ist auch für die Master-Unterbrechungs-Maskierungsbits implementiert. Hierdurch wird die Unterbrechungslatenz verbessert, da es nicht länger notwendig ist, dass die einzelnen Maskierungsbits in einem getrennten Buszyklus gelesen werden. Außerdem wird dadurch die Flexibilität für die Unterbrechungsabfrage beibehalten, d. h. die vier (oder eine andere Zahl) von Unterbrechungs-Statusbits, die im Master-Unterbrechungsregister 80 gespeichert sind, stimmen mit dem Status der Unterbrechungsregisterquellen überein. Außerdem können gegebenenfalls eine Vielzahl von Unterbrechungsquellen erfasst und in eine Prioritätsrangfolge gebracht werden.
Nach der Beschreibung einer bevorzugten Ausführungsform der Erfindung wird es dem Fachmann ersichtlich, dass andere, diese Konzepte beinhaltende Ausführungsformen vorgesehen werden können. Es versteht sich daher, dass die vorliegende Erfindung nicht auf die offenbarten und oben beschriebenen Ausführungsformen der Erfindung, sondern nur durch den Umfang der folgenden Ansprüche eingeschränkt ist.

Claims

1. Computersystem, mit:

mehreren an einen PCI-Bus (26) angeschlossenen PCI-Geräten (18...24), wobei die PCI-Geräte Unterbrechungsanforderungen aussenden können;

gekennzeichnet durch:

mehrere Unterbrechungsregister (70...76), wobei jedes Unterbrechungsregister nur einem PCI-Gerät zugeordnet ist und jedes PCI- Gerät nur einem Unterbrechungsregister zugeordnet ist, wobei jedes Unterbrechungsregister zum Aussenden eines Unterbrechungssignals nach dem Empfang einer Unterbrechungsanforderung von dem diesem Unterbrechungsregister zugeordneten PCI-Gerät eingerichtet ist; und

ein Master-Unterbrechungsregister (80), das mit jedem Unterbrechungsregister (70...76) verbunden ist, zum Empfangen eines Unterbrechungssignals, das von einem der Unterbrechungsregister in Reaktion auf eine Unterbrechungsanforderung ausgesendet wurde, wobei das Master-Unterbrechungsregister Bits enthält, wobei jedes Bit einem der Unterbrechungsregister entspricht und anzeigt, ob das entsprechende Unterbrechungsregister das Unterbrechungssignal ausgesendet hat, wobei das Master-Unterbrechungsregister identifiziert, welches der Unterbrechungsregister das Unterbrechungssignal ausgesendet hat, um das dem identifizierten Unterbrechungsregister zugeordnete PCI-Gerät (18...24) als eine Quelle der Unterbrechungsanforderung zu identifizieren.

2. Computersystem nach Anspruch 1, weiter mit einem Konfigurationsregister (78), das eine Adresse der Unterbrechungsregister (70...76) speichert, wobei die Adresse zum Zugreifen auf das Unterbrechungsregister verwendet wird, das vom Master-Unterbrechungsregister (80) als dasjenige identifiziert wurde, welches das Unterbrechungssignal ausgesendet hat.

3. Computersystem nach Anspruch 1, bei dem jedes Unterbrechungsregister (70...76) Bits aufweist, wobei jedes Bit eines Unterbrechungsregisters einer Unterbrechungsleitung entspricht, die von dem dem Unterbrechungsregister zugeordneten PCI-Gerät (18...24) zum Aussenden einer Unterbrechungsanforderung verwendet werden kann, wobei jedes Bit anzeigt, ob eine Unterbrechungsanforderung auf dieser entsprechenden Unterbrechungsleitung ausgesendet wurde; und das weiter Folgendes aufweist:

eine Einrichtung zum Ausblenden eines oder mehrerer Bits eines Unterbrechungsregisters, um das Unterbrechungsregister daran zu hindern, ein Unterbrechungssignal auszusenden, wenn das dem Unterbrechungsregister zugeordnete PCI-Gerät auf der einem ausgeblendeten Bit entsprechenden Unterbrechungsleitung eine Unterbrechungsanforderung aussendet.

4. Computersystem nach Anspruch 1, weiter mit:

einer Einrichtung zum Ausblenden eines oder mehrerer Bits des Master- Unterbrechungsregisters, um das Master-Unterbrechungsregister daran zu hindern, ein Signal auszusenden, wenn das Bit ausgeblendet ist, das dem Unterbrechungsregister entspricht, welches das Unterbrechungssignal aussendete.

5. Computersystem nach Anspruch 1, weiter mit:

einer Unterbrechungs-Weiterleitungslogik (50), die mit jedem PCI-Gerät am PCI-Bus verbunden ist, wobei die Unterbrechungs-Weiterleitungslogik ein Signal liefert, wenn eines der PCI-Geräte eine Unterbrechungsanforderung aussendet, und

einer Einrichtung (78) zum Freischalten der Unterbrechungsregister und des Master-Unterbrechungsregisters, während die Unterbrechungs- Weiterleitungslogik gesperrt wird, so dass die Unterbrechungsregister und das Master-Unterbrechungsregister zum Bestimmen der Quelle der Unterbrechungsanforderung anstelle der Unterbrechungs-Weiterleitungslogik ausgewählt werden.

6. Computersystem nach Anspruch 1, weiter mit:

einer PCI-zu-PCI-Brücke (24), die zwischen den PCI-Bus (26) und einen zweiten PCI-Bus (30) geschaltet ist, wobei die PCI-zu-PCI-Brücke einem der Unterbrechungsregister (76) zugeordnet ist; und

PCI-Geräten (27, 28), die an den zweiten PCI-Bus (30) angeschlossen sind, wobei jedes davon Unterbrechungsanforderungen aussenden kann, wobei die PCI-zu-PCI-Brücke (24) zum Weiterleiten von Unterbrechungsanforderungen von den an den zweiten PCI-Bus angeschlossenen PCI-Geräten an das der PCI-zu-PCI-Brücke zugeordnete Unterbrechungsregister (76) eingerichtet ist.

7. Unterbrechungssteuerung, gekennzeichnet durch:

mehrere Unterbrechungsregister (70...76), wobei jedes Unterbrechungsregister nur einem von mehreren an einen PCI-Bus (26) angeschlossenen PCI-Geräten (18...24) zugeordnet ist und jedes PCI-Gerät nur einem Unterbrechungsregister zugeordnet ist, wobei jedes Unterbrechungsregister nach dem Empfangen einer Unterbrechungsanforderung auf einer von mehreren Unterbrechungsleitungen vom zugeordneten PCI-Gerät ein Unterbrechungssignal aussendet;

ein Master-Unterbrechungsregister (80), das mit jedem Unterbrechungsregister (70...76) verbunden ist, zum Empfangen eines von einem dem Unterbrechungsregister in Reaktion auf eine Unterbrechungsanforderung ausgesendeten Unterbrechungssignals, wobei das Master-Unterbrechungsregister Bits aufweist, wobei jedes Bit einem der Unterbrechungsregister entspricht und anzeigt, ob das entsprechende Unterbrechungsregister das Unterbrechungssignal aussendete, wobei das Master-Unterbrechungsregister identifiziert, welches der Unterbrechungsregister das Unterbrechungssignal aussendete; und

ein Konfigurationsregister (78), das eine Adresse des Unterbrechungsregisters (70...76) speichert, wobei die Adresse zum Zugreifen auf das Unterbrechungsregister verwendet wird, das vom Master- Unterbrechungsregister als dasjenige identifiziert wurde, welches das Unterbrechungssignal ausgesendet hat, wobei das identifizierte Unterbrechungsregister eine Unterbrechungsleitung identifiziert, die von dem dem identifizierten Unterbrechungsregister zugeordneten PCI-Gerät (18...24) zum Aussenden der Unterbrechungsanforderung verwendet wurde.

8. Verfahren zum Bestimmen einer Quelle von Unterbrechungsanforderungen, gekennzeichnet durch die folgenden Schritte:

Zuordnen von Unterbrechungsregistern (70...76) und an einen PCI-Bus (26) angeschlossenen PCI-Geräten (18...24), wobei jedes Unterbrechungsregister nur einem PCI-Gerät zugeordnet ist und jedes PCI-Gerät nur einem Unterbrechungsregister zugeordnet ist, wobei jedes PCI-Gerät an das diesem PCI-Gerät zugeordnete Unterbrechungsregister Unterbrechungsanforderungen aussenden kann;

Aussenden eines Unterbrechungssignals an ein Master- Unterbrechungsregister (80) durch eines der Unterbrechungsregister in Reaktion auf eine Unterbrechungsanforderung, wobei das Master- Unterbrechungsregister Bits aufweist, wobei jedes Bit einem der Unterbrechungsregister (70...76) entspricht, wobei jedes Bit anzeigt, ob das entsprechende Unterbrechungsregister das Unterbrechungssignal ausgesendet hat; und

Identifizieren aus den Bits des Master-Unterbrechungsregisters, welches der Unterbrechungsregister das Unterbrechungssignal ausgesendet hat.

9. Verfahren nach Anspruch 8, weiter mit den folgenden Schritten:

Lesen eines Konfigurationsregisters (78) zum Erhalten einer Adresse des Unterbrechungsregisters (70...76), das als dasjenige identifiziert wurde, welches das Unterbrechungssignal ausgesendet hat; und

Lesen des identifizierten Unterbrechungsregisters zum Bestimmen, welche Unterbrechungsleitung das dem identifizierten Unterbrechungsregister zugeordnete PCI-Gerät zum Aussenden der Unterbrechungsanforderung verwendet hat.

10. Verfahren nach Anspruch 8, weiter mit den folgenden Schritten:

Lesen eines Freischaltungsbits; und wobei die Schritte des Zuordnens, Aussendens und Identifizierens nur dann erfolgen, wenn das Freischaltungsbit gesetzt ist, wobei sonst jedes der PCI-Geräte abgefragt wird, um zu bestimmen, welches der PCI-Geräte die Unterbrechungsanforderung ausgesendet hat.