JPH09179812A - 情報処理システム及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 自システム内及びドッキング・ステーション
の双方にＤＭＡコントローラが並存する場合であっても
正確にＤＭＡ転送を行える情報処理システム及びその制
御方法を提供する。 【解決手段】 ＣＰＵと１以上の周辺機器を含み、且つ
ＣＰＵは各周辺機器の制御レジスタにそれぞれ固有のＩ
／Ｏアドレスを割り当てることにより周辺機器を制御す
るタイプの情報処理システムにおいて、さらに、所定の
Ｉ／Ｏアドレスを割り当てられた第１のＤＭＡコントロ
ーラと、前記所定のＩ／Ｏアドレスを割り当てられた第
２のＤＭＡコントローラと、前記所定のＩ／Ｏアドレス
へのＩ／Ｏアクセス要求が発生したときは前記第１及び
第２のＤＭＡコントローラに代行して前記ＣＰＵに応答
する制御回路と、を含むことを特徴とする情報処理シス
テムである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるドッキン
グ・ステーションに装着可能な優れた情報処理システム
及びその制御方法に係り、特に、ドッキング・ステーシ
ョンに装着した間であっても的確にＤＭＡ転送を行える
情報処理システム及びその制御方法に関する。

【０００２】更に詳しくは、本発明は、自システム内及
びドッキング・ステーションの双方にＤＭＡコントロー
ラが並存する場合であっても的確にＤＭＡ転送を行える
情報処理システム及びその制御方法に関し、とりわけ、
並存する各ＤＭＡコントローラに同一のＩ／Ｏポート・
アドレスが割り当てられている場合であっても好適にＤ
ＭＡ転送を行える情報処理システム及びその制御方法に
関する。

【０００３】

【従来の技術】昨今の技術革新に伴い、デスクトップ
型、ノートブック型など各種パーソナル・コンピュータ
（ＰＣ）が開発され、市販されている。

【０００４】コンピュータ・システムの構成 コンピュータ・システムの基本構造は、「バス」と呼ば
れる共通信号伝送路を介して、システム全体の動作を統
御するためのＣＰＵがメモリやその他の周辺機器類と連
絡している、というものである。ここで、「バス」と
は、データ信号線、アドレス信号線、制御信号線などの
多数の信号線で構成される。

【０００５】バス・アーキテクチャの標準的な規格とし
ては、従来よりＩＳＡ（Industry Standard Architectu
re）が広く知られている。ＩＳＡバスは、ＩＢＭ ＰＣ
／ＡＴ（ＰＣ／ＡＴは米ＩＢＭ社の商標）に採用された
バス、すなわち米Ｉｎｔｅｌ社製のＣＰＵチップ８０２
８６（外部バス幅１６ビット、動作クロック６ＭＨｚ）
に合わせて設計されたバスであり、その主な性能は、バ
ス幅１６ビット、動作クロック８ＭＨｚ、最大転送速度
４ｍｂｐｓである。ＩＳＡバスは、最も普及したバス・
アーキテクチャの代表例であり、互換性のある（すなわ
ち装着可能で、且つ正常に動作する）拡張ボード、周辺
機器、及びソフトウェア（ＯＳ、ＢＩＯＳ、アプリケー
ション）を豊富に備えている。すなわち、ＩＳＡバスは
過去の多くの資産（Ｌｅｇａｃｙ）を継承したバスとも
言えよう。

【０００６】当初は、殆どのＣＰＵチップが８ＭＨｚ、
１２ＭＨｚといった比較的低速なクロックで動作してい
たため、ＩＳＡバスもＣＰＵと同じクロックで動作する
ことができた。しかしながら、昨今、ＣＰＵチップがま
すますパワー・アップしてくるにつれて（例えば米ｉｎ
ｔｅｌ社製のｉ４８６やＰｅｎｔｉｕｍ、あるいは米Ｉ
ＢＭ社等が開発したＰｏｗｅｒＰＣ ６ｘｘ（"Ｐｏｗ
ｅｒＰＣ"は米ＩＢＭ社の商標））、ＩＳＡバスはＣＰ
Ｕの足を引っ張るようになってきた。また、グラフィッ
ク・ビデオ・サブシステム、フルモーション・ビデオ・
サブシステム、ＳＣＳＩ（Small Computer System Inte
rface）系のストレージ・サブシステム、ネットワーク
・サブシステムなど、高速なデータ転送を必要とするデ
バイス（アダプタ・カード）が増えてきたが、これらに
とってＩＳＡバスは役不足の感がある。

【０００７】ＰＣＩ（Peripheral Component Interconn
ect）は、ＩＳＡバスのデータ転送の遅さを補完するこ
とを１つの目的として開発されたバス・アーキテクチャ
である。ＰＣＩバスは、１９９１年に米Ｉｎｔｅｌ社が
仕様案を提唱したことに端を発した、高速動作が可能な
バスであり、その主な性能は、バス幅３２ビット、動作
周波数３３ＭＨｚ、最高転送速度１３２ｍｂｐｓであ
る。ＰＣＩの他の特徴は、全てのバスとブリッジ回路で
接続できるように策定されている点である。例えば、Ｐ
ＣＩバスとＣＰＵとは「ホスト−ＰＣＩブリッジ回路」
で、ＩＳＡバスとは「ＰＣＩ−ＩＳＡブリッジ回路」
で、ＰＣＩバス同士は「ＰＣＩ−ＰＣＩブリッジ回路」
で、それぞれ相互接続できるようになっている。ブリッ
ジ接続された各バスはそれぞれ独立して（すなわち非同
期に）駆動するようになっているので、電気的特性や安
定性の問題を生じない。

【０００８】現在の高性能ＰＣの中には、ハードウェア
及びソフトウェアの両面で資産が豊富なＩＳＡバスを備
える一方で、グラフィックス処理などのために高速バス
としてＰＣＩバスを採用しているものも多い。図８に
は、このような高性能ＰＣのハードウェア構成を概略的
に示している。同図に示すように、システムは、ＰＣＩ
バス（ローカル・バス）１６とＩＳＡバス（システム・
バス）２２という２階層の構造を備えている。ＣＰＵ１
１の外部ピンに直結するプロセッサ・バス１２は、ブリ
ッジ回路（ホスト−ＰＣＩ）１４を経由してＰＣＩバス
１６と連絡している。ＰＣＩバス１６上には、ビデオ・
コントローラ１７Ａなど比較的高速動作を要するデバイ
ス類が装着されている。また、ＩＳＡバス２２は、ブリ
ッジ回路（ＰＣＩ−ＩＳＡ）２０を経由してＰＣＩバス
１６に連絡しているとともに、フロッピー・ディスク・
コントローラ（ＦＤＣ）、シリアル・ポート、パラレル
・ポート、キーボード、マウスなど比較的低速動作する
デバイス類が装着されている。

【０００９】ドッキング・ステーション ここまでは、デスクトップ型とノートブック型を問わず
全般的に話を進めてきた。しかしながら、小型軽量・携
帯性を重視するノートブック・コンピュータは、デスク
トップ型とは一線を画す部分がある。例えば、ノートブ
ック・コンピュータは、小型で収容スペースにゆとりが
なく、表面積も狭いため、装備可能なバス・スロット数
が著しく制約される（デスクトップ型では１０個以上の
バス・スロットを持つ製品も珍しくないのに対して、ラ
ップトップ／ノートブック型では、バス・スロットが全
く用意されないか、あってもせいぜい１，２個程度に過
ぎない）。また、ノートブック・コンピュータは、可搬
性を最大の特徴にするが、机上での作業の際又は携行の
際に、その都度ポート類（例えばプリンタ・ケーブル、
モニタ・ケーブル、通信ケーブル）を取付け・取り外し
するのでは、煩雑であり、可搬性を損なうことになる。

【００１０】いわゆる「ドッキング・ステーション（Ｄ
ｏｃｋｉｎｇ Ｓｔａｔｉｏｎ：「拡張ボックス」又は
「拡張ユニット」ともいう）」は、ノートブック・コン
ピュータの可搬性を損なうことなく、且つ、オフィス内
での使用時にデスクトップ・コンピュータと同じ作業環
境をノートブック・コンピュータに付与するためのもの
である。ドッキング・ステーションの主な機能は、「ポ
ート代行（Port Replication）機能」と、「バス拡張
（Bus Expansion）機能」である。ポート代行機能は、
ドッキング・ステーションがノートブック・コンピュー
タの接続ポート類を延長して備えていることによって実
現される。すなわち、ドッキング・ステーション側の各
ポートに予めケーブルを接続しておけば、ユーザはノー
トブック・コンピュータをドッキングさせるだけで即座
にプリンタやモニタ、ネットワークの利用が可能になる
訳である。また、バス拡張機能は、ドッキング・ステー
ションがノートブック・コンピュータ内のバスを拡張す
るとともにバス・スロットを備えることによって実現さ
れる。ユーザは、厳しい制約を受けることなく、所望の
カード・デバイス類をドッキング・ステーションに装着
できる訳である。なお、ドッキング・ステーション自体
については、例えば本出願人に既に譲渡されている特願
平０６−１３４１２４号明細書（当社整理番号：ＪＡ９
−９４−０３０）などに開示されている。

【００１１】従来のドッキング・ステーションの多く
は、システム中のＩＳＡバスを拡張するタイプであっ
た。この理由は、システム・バスすなわちＩＳＡバスが
豊富な資産を備えていることにも依拠する。ところが、
最近では、ローカル・バスすなわちＰＣＩバスを拡張さ
せたい、というニーズも高まってきた。これは、バスの
電気的特性や安定性の維持のために、１本のＰＣＩバス
上にロード可能なカード・デバイス類１０個まで（但
し、コネクタを経由した接続はデバイス２個分とカウン
トする）に制限されているからである。

【００１２】図９には、ＰＣＩバスのバス拡張機能を備
えたドッキング・ステーション、及びこれにドッキング
されたノートブック・コンピュータのハードウェア構成
を概略的に示している。同図に示すように、ドッキング
・ステーションは、ＩＳＡの資産を継承する目的で、Ｐ
ＣＩバス（２次ＰＣＩバス）５０だけでなくＩＳＡバス
（２次ＩＳＡバス）５３も備えている。２次ＰＣＩバス
５０とＩＳＡバス５３は、ブリッジ回路（ＰＣＩ−ＩＳ
Ａ）５１を介して連絡している。また、ノートブック・
コンピュータ内のＰＣＩバス（主（Primary）ＰＣＩバ
ス）１６と２次（Secondary）ＰＣＩバス５０とは、バ
ス接続制御装置６０によって連絡している。このバス接
続制御装置６０は、ＰＣＩ−ＰＣＩブリッジ回路として
の機能を備えており、主ＰＣＩバス１６上のバス・シグ
ナルを受信するとともに、受信したバス・シグナルに応
じて２次ＰＣＩバス５０を駆動するようになっている。
また、ドッキング・ステーションは、自身の筐体内に少
なくとも１個のＰＣＩスロット及びＩＳＡスロットを備
えるとともに、筐体表面には少なくとも１個の接続ポー
トを配している。

【００１３】

【発明が解決しようとする課題】ＤＭＡ転送 ところで、現在市販されている殆ど全てのパーソナル・
コンピュータは、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ：直接メモリ・アクセス）なる技術を備
えている。ＤＭＡとは、ＣＰＵを介さずに、フロッピー
・ディスク・コントローラなどの周辺コントローラとメ
イン・メモリとの間でデータ転送を行う仕組みである。
ディスクからデータを読み出してメモリに格納する、と
いう作業は頻繁に繰り返される（例えばアプリケーショ
ンの起動など）。ＤＭＡ転送によれば、ＣＰＵはデータ
転送作業に関与しないので、その間別の作業を実行する
ことができる。つまり、ＤＭＡ転送は、特定の周辺機器
によってＣＰＵが長時間専有されることを避け、以てシ
ステムのスループットを向上させるための技術なのであ
る。

【００１４】比較的低速で動作するＩＳＡデバイス（例
えばフロッピー・ディスク・ドライブやプリンタ、オー
ディオ・コントローラなど）の多くは、ＤＭＡデータ転
送を行い、ＣＰＵを他のジョブのために解放するように
なっている。また、ＤＭＡ転送を制御するための専用の
ＬＳＩ、すなわち「ＤＭＡコントローラ」が用いられ
る。ＩＳＡバス上のＤＭＡを制御するＤＭＡコントロー
ラもＩＳＡの資産の１つと言えよう。ＤＭＡコントロー
ラは、ＤＭＡ転送を要求するＩＳＡデバイスと同期的に
駆動しなければならないので、ＩＳＡバスの近傍に配置
する必要がある。例えば図８に示すシステム中では、Ｄ
ＭＡコントローラ（以下、「第１のＤＭＡコントロー
ラ」という）はＰＣＩ−ＩＳＡブリッジ回路２０内に置
かれ、ＩＳＡバス２２上のＤＭＡ要求を好適に捌けるよ
うになっている。

【００１５】一方、図９に示すシステムにおいては、Ｉ
ＳＡバスは、ノートブック・コンピュータ及びドッキン
グ・ステーションの各々に装備されている。ＤＭＡコン
トローラはバス動作に同期する必要があるため、当然、
ドッキング・ステーション側のブリッジ回路５１内にも
ＤＭＡコントローラ（以下、「第２のＤＭＡコントロー
ラ」という）を置かなければならないことになる。

【００１６】ＤＭＡコントローラの共存 ところで、既に広く知られているように、ＣＰＵは、周
辺機器の制御レジスタにアクセス（リード・アクセス及
びライト・アクセスの双方を含む）することによって周
辺機器を制御するようになっている。制御レジスタへの
アクセス方式は、物理アドレス空間の一部に各制御レジ
スタを割り当てる「メモリ・マップＩ／Ｏ方式」と、あ
るいは物理アドレス空間とは別に用意された入出力専用
のアドレス空間（Ｉ／Ｏ空間）に各制御レジスタを割り
当てる「Ｉ／Ｏアドレス方式」とがある。以下では、Ｉ
／Ｏアドレス方式に特化して説明することにする。Ｉ／
Ｏアドレス方式は、Ｉ／Ｏアドレス空間を扱う機能を持
つＣＰＵチップ（例えば米Ｉｎｔｅｌ社のｘ８６系チッ
プ）を搭載したシステムだけが利用可能な制御方式であ
る。ＣＰＵは、各周辺機器の制御レジスタに割り当てら
れたＩ／Ｏアドレスにアクセスする（すなわちＩ／Ｏア
クセスする）ことによって、周辺機器を制御するように
なっている。

【００１７】先述のＤＭＡコントローラも、ＣＰＵから
見れば１つの周辺機器である。例えばＩＢＭ ＰＣ／Ａ
Ｔの互換機（以下、単に「ＡＴ互換機」という）では、
ＤＭＡコントローラの制御レジスタには、０００ｈ番地
〜０１Ｆｈ番地，０Ｃ０ｈ番地〜０ＤＦｈ番地，及び０
８０ｈ番地〜０９Ｆｈ番地という各Ｉ／Ｏポート・アド
レスが割当てられている。ＤＭＡ転送を開始するために
は、ＣＰＵ（より具体的には周辺機器をハードウェア操
作するＢＩＯＳ又はデバイス・ドライバ）は予め転送開
始アドレスや転送データ量などの制御値を制御レジスタ
内に設定しなければならない。すなわち、ＤＭＡコント
ローラの制御レジスタに予めＩ／Ｏアクセスしなければ
ならない。

【００１８】ところが、ＩＢＭ ＰＣ／ＡＴの標準仕様
によれば、ＤＭＡコントローラはＩ／Ｏアドレス空間上
で単一の存在でなければならない。このことは、ＤＭＡ
コントローラが２個以上並存していようとも、各々の制
御レジスタには同じＩ／Ｏポート・アドレスしか割り当
てることができないことを意味する。すなわち、２個の
ＤＭＡコントローラは物理的には独立して存在していよ
うとも、Ｉ／Ｏアドレス空間上は(すなわちＣＰＵ側か
ら見れば)、これら１つ１つを識別することはできない
のである（図１０参照）。

【００１９】例えば、２次ＩＳＡバス５３上に接続され
たＦＤＣのＤＭＡ転送を行いたい場合であっても、ＢＩ
ＯＳやデバイス・ドライバは、主ＩＳＡバス２２側のＤ
ＭＡコントローラ内の制御レジスタに誤ってアクセスし
て、意味のない制御内容を読み書きして、意味のない制
御を行う可能性がある。このような意味のない制御内容
の授受に基づく意味のない制御は、システムの保全性を
揺るがしかねない。

【００２０】また、主ＰＣＩバス１６上に存在するＤＭ
Ａコントローラの方が、バス接続制御装置を介して連絡
している２次ＰＣＩバス５０上のＤＭＡコントローラよ
りも早いタイミングでＩ／Ｏアクセスに応答することが
可能である（何故ならば、２次ＰＣＩバス側のバス・サ
イクルは、バス接続制御回路６０を経由する分だけ遅延
するからである）。この結果、本来は２次ＰＣＩバス５
０上の第２のＤＭＡコントローラが応答すべき場合（例
えば２次ＩＳＡバス５３上でＤＭＡ要求が発生した場
合）であっても、主ＰＣＩバス１６側の第１のＤＭＡコ
ントローラが先に勝手に応答してしまうことになる。す
なわちターゲットを誤ったＩ／Ｏアクセスが成立してし
まうのである。このようなターゲットを誤ったＩ／Ｏア
クセスは、システムの保全性を揺るがしかねない。

【００２１】本発明の目的は、ドッキング・ステーショ
ンに装着可能な優れた情報処理システム及びその制御方
法を提供することにある。

【００２２】本発明の更なる目的は、ドッキング・ステ
ーションに装着した間であっても的確にＤＭＡ転送を行
える情報処理システム及びその制御方法を提供すること
にある。

【００２３】本発明の更なる目的は、自システム内及び
ドッキング・ステーションの双方にＤＭＡコントローラ
が並存する場合であっても的確にＤＭＡ転送を行える情
報処理システム及びその制御方法を提供することにあ
る。

【００２４】本発明の更なる目的は、並存する各ＤＭＡ
コントローラが同一のＩ／Ｏポート・アドレスを割り当
てられている場合であっても、好適にＤＭＡ転送を行え
る情報処理システム及びその制御方法を提供することに
ある。

【００２５】

【課題を解決するための手段】第１の側面： 本発明は、上記課題を参酌してなされたも
のであり、その第１の側面は、ＣＰＵと１以上の周辺機
器を含み、且つＣＰＵは各周辺機器の制御レジスタにそ
れぞれ固有のＩ／Ｏアドレスを割り当てることにより周
辺機器を制御するタイプの情報処理システムにおいて、
さらに、所定のＩ／Ｏアドレスを割り当てられた第１の
ＤＭＡコントローラと、前記所定のＩ／Ｏアドレスを割
り当てられた第２のＤＭＡコントローラと、前記所定の
Ｉ／ＯアドレスへのＩ／Ｏアクセス要求が発生したとき
は前記第１及び第２のＤＭＡコントローラに代行して前
記ＣＰＵに応答する制御回路と、を含むことを特徴とす
る情報処理システムである。

【００２６】第２の側面：本発明の第２の側面は、Ｉ／
Ｏアクセス方式でＣＰＵが周辺機器を制御するタイプの
情報処理システムにおいて、(a) 前記ＣＰＵと前記周辺
機器とを連絡し、コマンド送付側機器がイニシエータ・
レディ信号を活動化させるとともにコマンド受信側機器
がデバイス・セレクト信号及びターゲット・レディ信号
を活動化させることによってハンドシェイクするタイプ
のバスと、(b) 前記バスに接続され、所定のＩ／Ｏアド
レスを割り当てられた第１のＤＭＡコントローラと、
(c) 前記バスに接続され、前記所定のＩ／Ｏアドレスを
割り当てられた第２のＤＭＡコントローラと、(d) 前記
第１のＤＭＡコントローラから出力されるデバイス・セ
レクト信号線及びターゲット・レディ信号線を接続・切
り離しするための第１の接続・切り離し手段と、(e) 前
記第２のＤＭＡコントローラから出力されるデバイス・
セレクト信号線及びターゲット・レディ信号線を接続・
切り離しするための第２の接続・切り離し手段と、(f)
前記バスに接続されるとともに、前記第１及び第２のＤ
ＭＡコントローラから出力される各デバイス・セレクト
信号線及びターゲット・レディ信号線を入力し、バス上
に発生したＩ／Ｏアクセス動作に応じて前記第１及び第
２の接続・切り離し手段の開閉動作を制御するための制
御回路と、を含むことを特徴とする情報処理システムで
ある。

【００２７】ここで、前記制御回路は、前記バス上で前
記ＤＭＡコントローラに割り当てられた所定のＩ／Ｏア
ドレスにアクセスするバス・サイクルの間は、前記第１
及び第２の接続・切り離し手段を切り離すようにしても
よい。

【００２８】また、前記制御回路は、前記バス上で前記
ＤＭＡコントローラに割り当てられた所定のＩ／Ｏアド
レスへのアクセス要求が発生したときには、前記第１及
び第２の接続・切り離し手段を切り離すとともに前記バ
ス上でデバイス・セレクト信号を活動化させ、且つ、前
記第１及び第２のＤＭＡコントローラの双方がターゲッ
ト・レディ信号を出力したことに応答して前記バス上で
ターゲット・レディ信号を活動化させるようにしてもよ
い。

【００２９】また、前記バス上で前記ＤＭＡコントロー
ラに割り当てられた所定のＩ／Ｏアドレスへのアクセス
がライト・アクセスの場合、前記第１及び第２のＤＭＡ
コントローラは前記バスを介して受信した書き込みデー
タをそれぞれ自己の制御レジスタにそのまま書き込むよ
うにしてもよい。

【００３０】また、前記バス上で前記ＤＭＡコントロー
ラに割り当てられた所定のＩ／Ｏアドレスへのアクセス
がリード・アクセスの場合、前記制御回路は、前記第１
及び第２のＤＭＡコントローラの各々の制御レジスタの
内容を多重化して前記バス上に送出するようにしてもよ
い。ここでの多重化処理は、前記第１及び第２のＤＭＡ
コントローラの各チャネルの使用状況に応じて行うよう
にしてもよい。

【００３１】また、前記制御回路は、前記バス上で前記
ＤＭＡコントローラに割り当てられた所定のＩ／Ｏアド
レスへのアクセス要求が発生したときには、前記第１及
び第２のＤＭＡコントローラの双方がターゲット・レデ
ィ信号を出力するまでは、前記バス上でターゲット・レ
ディ信号を活動化させないことにより該アクセス・サイ
クルを終了させないようにしてもよい。

【００３２】また、前記バスはＰＣＩ（Peripheral Com
ponent Interconnect）バスであってもよい。

【００３３】第３の側面：本発明の第３の側面は、Ｉ／
Ｏアクセス方式で周辺機器を制御するタイプのＣＰＵ
と、１以上の周辺機器と、前記ＣＰＵと前記周辺機器と
を連絡し、コマンド送付側機器がイニシエータ・レディ
信号を活動化させるとともにコマンド受信側機器がデバ
イス・セレクト信号及びターゲット・レディ信号を活動
化させることによってハンドシェイクするタイプのバス
と、前記バスに接続され且つ所定のＩ／Ｏアドレスを割
り当てられた第１のＤＭＡコントローラと、前記バスに
接続され且つ前記所定のＩ／Ｏアドレスを割り当てられ
た第２のＤＭＡコントローラと、を含む情報処理システ
ムの制御方法において、(a) 前記ＣＰＵが前記所定のＩ
／Ｏアドレスにアクセスを開始する段階と、(b) 該アク
セスの開始に応答して前記バス上でデバイス・セレクト
信号を活動化させる段階と、(c) 前記第１及び第２のＤ
ＭＡコントローラの双方がターゲット・レディ信号を出
力したことに応答して前記バス上でターゲット・レディ
信号を活動化させる段階と、を特徴とする情報処理シス
テムの制御方法である。

【００３４】ここで、前記所定のＩ／Ｏアドレスへのア
クセスがライト・アクセスの場合、前記第１及び第２の
ＤＭＡコントローラは前記バスを介して受信した書き込
みデータをそれぞれ自己の制御レジスタにそのまま書き
込むようにしてもよい。

【００３５】また、前記所定のＩ／Ｏアドレスへのアク
セスがリード・アクセスの場合、前記第１及び第２のＤ
ＭＡコントローラの各々の制御レジスタの内容を多重化
して前記バス上に送出するようにしてもよい。ここでの
多重化処理は、前記第１及び第２のＤＭＡコントローラ
の各チャネルの使用状況に応じて行うようにしてもよ
い。

【００３６】また、前記バスはＰＣＩ（Peripheral Com
ponent Interconnect）バスであってもよい。

【００３７】第４の側面：本発明の第４の側面は、ＣＰ
ＵはＩ／Ｏアクセス方式により周辺機器を制御し、且
つ、コマンド送付側機器がイニシエータ・レディ信号を
活動化させるとともにコマンド受信側機器がデバイス・
セレクト信号及びターゲット・レディ信号を活動化させ
ることによってハンドシェイクするバスによってＣＰＵ
と各周辺機器が連絡するタイプの情報処理システムにお
いて、さらに、(a) 前記バスに接続され、所定のＩ／Ｏ
アドレスを割り当てられた第１の周辺機器と、(b) 前記
バスに接続され、前記第１の周辺機器と同じＩ／Ｏアド
レスを割り当てられた第２の周辺機器と、(c) 前記第１
の周辺機器から出力されるデバイス・セレクト信号線及
びターゲット・レディ信号線を接続・切り離しするため
の第１の接続・切り離し手段と、(d) 前記第２の周辺機
器から出力されるデバイス・セレクト信号線及びターゲ
ット・レディ信号線を接続・切り離しするための第２の
接続・切り離し手段と、(e) 前記バスに接続されるとと
もに、前記第１及び第２の周辺機器から出力される各デ
バイス・セレクト信号線及びターゲット・レディ信号線
を入力し、バス上に発生したＩ／Ｏアクセス動作に応じ
て前記第１及び第２の接続・切り離し手段の開閉操作を
制御するための制御回路と、を含むことを特徴とする情
報処理システムである。

【００３８】ここで、前記制御回路は、前記バス上で前
記第１及び第２の周辺機器に割り当てられた所定のＩ／
Ｏアドレスにアクセスするバス・サイクルの間は、前記
第１及び第２の接続・切り離し手段を切り離すようにし
てもよい。

【００３９】また、前記制御回路は、前記バス上で前記
第１及び第２の周辺機器に割り当てられた所定のＩ／Ｏ
アドレスへのアクセス要求が発生したときには、前記第
１及び第２の接続・切り離し手段を切り離すとともに前
記バス上でデバイス・セレクト信号を活動化させ、且
つ、前記第１及び第２の周辺機器の双方がターゲット・
レディ信号を出力したことに応答して前記バス上でター
ゲット・レディ信号を活動化させる、ようにしてもよ
い。

【００４０】また、前記制御回路は、前記バス上で前記
第１及び第２の周辺機器に割り当てられた所定のＩ／Ｏ
アドレスへのアクセス要求が発生したときには、前記第
１及び第２の周辺機器の双方がターゲット・レディ信号
を出力するまでは、前記バス上でターゲット・レディ信
号を活動化させないことにより該アクセス・サイクルを
終了させないようにしてもよい。

【００４１】第５の側面：本発明の第５の側面は、ＣＰ
ＵはＩ／Ｏアクセス方式によりバス接続された周辺機器
を制御し、且つ、バス上におけるＣＰＵと周辺機器との
間のハンドシェイキングによって１つのバス・サイクル
が完結するタイプの情報処理システムにおいて、さら
に、(a) バスに接続され、且つ所定のＩ／Ｏアドレスを
割り当てられた第１の周辺機器と、(b) バスに接続さ
れ、且つ前記第１の周辺機器と同じＩ／Ｏアドレスを割
り当てられた第２の周辺機器と、(c) 前記第１又は第２
の周辺機器にＩ／Ｏアクセスするためのバス・サイクル
が開始したときには、前記第１及び第２の周辺機器の双
方が前記ＣＰＵとハンドシェイク可能な状態になるまで
は該バス・サイクルを終了させないための制御回路と、
を含むことを特徴とする情報処理システムである。

【作用】作用１： 第１のＤＭＡコントローラがＰＣ本体にあり、
且つ第２のＤＭＡコントローラがドッキング・ステーシ
ョン側にある場合、すなわち物理的には独立した２つの
ＤＭＡコントローラが並存する場合であっても、両者の
制御レジスタには同一のＩ／Ｏポートが割り当てられる
ため、Ｉ／Ｏ空間上は論理的には単一のＤＭＡコントロ
ーラにしか見えない。つまり、ＣＰＵは各ＤＭＡコント
ローラを区別してＩ／Ｏアクセスすることはできない。

【００４２】本発明の第１及び第２の側面に係る情報処
理システムによれば、ＣＰＵがＤＭＡコントローラにＩ
／Ｏアクセスを試みた場合であっても、制御回路が第１
及び第２のＤＭＡコントローラに代行してＣＰＵとハン
ドシェイクするので、両ＤＭＡコントローラが同じＩ／
Ｏポート・アドレスを使用することに伴う問題は解消さ
れる。

【００４３】作用２：第１のＤＭＡコントローラがＰＣ
本体に、第２のＤＭＡコントローラがドッキング・ステ
ーション側にある場合には、第１のＤＭＡコントローラ
の方が第２のＤＭＡコントローラよりも早いタイミング
でＣＰＵのＩ／Ｏアクセス要求に対して応答することが
できる。このため、両ＤＭＡコントローラが同一のＩ／
Ｏアドレスを共有する場合には、第１のＤＭＡコントロ
ーラの方が先にＣＰＵとハンドシェイクして、誤ったＩ
／Ｏリード・ライト動作を行いかねない（前述）。

【００４４】本発明の第２の側面によれば、制御回路
は、ＤＭＡコントローラへのＩ／Ｏアクセス要求が発生
すると、第１及び第２のＤＭＡコントローラの出力する
デバイス・セレクト信号線及びターゲット・レディ信号
線をバスから遮断し、代わって制御回路がこれら各信号
を出力するようになっている。より具体的には、制御回
路は、両ＤＭＡコントローラがレディ状態になるまで
は、バス上にターゲット・レディ信号を出力しないよう
になっている。すなわち、一方のＤＭＡコントローラの
みが応答しただけで勝手にＩ／Ｏアクセス・サイクルが
終了しないようになっている。したがって、第１のＤＭ
Ａコントローラが勝手にＣＰＵとハンドシェイクを成立
させてしまうおそれはない。

【００４５】また、本発明の第３の側面に係る情報処理
システムの制御方法によれば、ＤＭＡコントローラへの
Ｉ／Ｏアクセス要求が発生した場合、第１及び第２のＤ
ＭＡコントローラ双方がレディ状態になるまでは、前記
バス上でターゲット・レディ信号を出力しないようにし
ている。すなわち、一方のＤＭＡコントローラのみが応
答しただけで勝手にＩ／Ｏアクセス・サイクルが終了し
ないようになっている。したがって、第２の側面と同様
に、第１のＤＭＡコントローラが勝手にＣＰＵとハンド
シェイクを成立させてしまうおそれはない。

【００４６】作用３：２つのＤＭＡコントローラの各制
御レジスタには同じＩ／Ｏポートが割り当てられている
ので、ＣＰＵ側からは一方の制御レジスタのみを指定す
ることはできない。しかしながら、システム構成上の制
約のため、１つのＤＭＡチャネルを２つのＤＭＡコント
ローラが同時に使用することはできない（例えばＤＭＡ
チャネル２が予約されいるＦＤＣ（フロッピー・ディス
ク・コントローラ）は、主ＩＳＡバス又は２次ＩＳＡバ
スのいずれか一方にしか接続することができない）。つ
まり、各ＤＭＡチャネルは、物理的には第１及び第２の
ＤＭＡコントローラの各々に用意されているが、現実に
は少なくともいずれか一方のＤＭＡチャネルは未使用状
態になっているのである。

【００４７】本発明の第２及び第３の側面によれば、Ｄ
ＭＡコントローラへのＩ／Ｏアクセスがライト・サイク
ルの場合には、書き込みデータをそのまま各ＤＭＡコン
トローラの制御レジスタに書き込むようにしている。何
故なら、未使用中のＤＭＡチャネルに対していかなる制
御値を設定しようとも、動作に影響を与えることはない
からである。

【００４８】一方、ＤＭＡチャネルの制御内容を読み出
すとき、すなわちＩ／Ｏアクセスがリード・サイクルの
ときには、現在ＤＭＡチャネルを使用中のＤＭＡコント
ローラの制御レジスタのデータを送出するようにしてい
る。また、第１及び第２のＤＭＡコントローラの双方が
レディ状態になるまではターゲット・レディ信号を出力
しないようにしている。したがって、応答の早い第１の
ＤＭＡコントローラからの送出データのみが読み取られ
てＩ／Ｏアクセスが終了してしまわないようになってい
る。

【００４９】なお、ＰＣＩバスの標準仕様によれば、デ
ータ転送は２ワード（＝４バイト）単位で行われるよう
になっている。したがって、１回のＩ／Ｏリード・サイ
クルでは、制御レジスタ中の該当するバイト／ビット・
フィールド以外も一緒に読み出されることになる。本発
明の第２及び第３の側面によれば、システム構成情報す
なわちＤＭＡチャネルの使用状況に従って、各ＤＭＡコ
ントローラの制御レジスタを多重化して送出するように
なっている。例えば制御レジスタ中のＤＭＡチャネル２
に該当するバイト／ビット・フィールドは、現実にＦＤ
Ｃを接続しているＤＭＡコントローラの方から取り出す
ようにしている。

【００５０】作用４：２つの周辺機器の各制御レジスタ
に同じＩ／Ｏポートが割り当てられている場合、ＣＰＵ
（より具体的には、該周辺機器を制御するＢＩＯＳやデ
バイス・ドライバ）からは一方の制御レジスタのみを指
定することはできない。例えば第１の周辺機器がＰＣ本
体に、第２の周辺機器がドッキング・ステーション側に
ある場合には、第１の周辺機器の方が第２の周辺機器よ
りも早いタイミングでＣＰＵのＩ／Ｏアクセス要求に対
して応答することができる。このため、第１の周辺機器
の方が先にＣＰＵとハンドシェイクしてしまい、誤った
Ｉ／Ｏリード・ライト動作を行いかねない（前述）。

【００５１】本発明の第４及び第５の側面に係る情報処
理システムによれば、制御回路は、Ｉ／Ｏアドレスを共
有し合う第１又は第２の周辺機器へのＩ／Ｏアクセス要
求が発生すると、第１及び第２の周辺機器の出力するデ
バイス・セレクト信号線及びターゲット・レディ信号線
をバスから遮断し、代わって制御回路がこれら各信号を
出力するようになっている。より具体的には、制御回路
は、両周辺機器がレディ状態になるまでは、バス上にタ
ーゲット・レディ信号を出力しないようになっている。
すなわち、一方のＤＭＡコントローラのみが応答しただ
けで勝手にＩ／Ｏアクセス・サイクルが終了しないよう
になっている。したがって、第１の周辺機器が勝手にＣ
ＰＵとハンドシェイクを成立させてしまうおそれはな
い。

【００５２】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００５３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００５４】Ａ．パーソナル・コンピュータ（ＰＣ）１
００及びドッキング・ステーション２００のハードウェ
ア構成 図１には、本発明の実施に供されるパーソナル・コンピ
ュータ（ＰＣ）１１、及びこれに接続されるドッキング
・ステーション２００のハードウェア構成を示してい
る。但し、図８及び図９中に示したものと等価な構成要
素については同一の参照番号を付してある。以下、各部
について説明する。

【００５５】メイン・コントローラであるＣＰＵ１１
は、オペレーティング・システム（ＯＳ）の制御下で、
各種プログラムを実行するようになっている。ＣＰＵ１
１の外部ピンに直結したプロセッサ・バス１２は、主Ｐ
ＣＩバス（ローカル・バス）１６及び主ＩＳＡバス（シ
ステム・バス）２２という２階層のバスを介して、ＰＣ
１００内の各周辺機器（後述）と連絡している。ここ
で、ＣＰＵ１１は、例えば米Ｉｎｔｅｌ社が市販するＣ
ＰＵチップ"Ｐｅｎｔｉｕｍ／１ｘｘＭＨｚ"でよい。

【００５６】プロセッサ・バス１２と主ＰＣＩバス１６
とは、ブリッジ回路（ホスト−ＰＣＩブリッジ）１４に
よって連絡されている。本実施例のブリッジ回路１４
は、メイン・メモリ１５へのアクセス動作を制御するた
めのメモリ・コントローラと、両バス１２，１６間の速
度差を吸収するためのデータ・バッファを含んだ構成と
なっている。メイン・メモリ１５は、ＣＰＵが実行する
各プログラム（ＯＳやアプリケーション・プログラムな
ど）をロードしたり、ＣＰＵ１１の作業データを格納し
たりするための書き込み可能なメモリである。また、参
照番号１３で示すブロックは、外部キャッシュ（「Ｌｅ
ｖｅｌ ２（Ｌ２）キャッシュ」ともいう）であり、Ｃ
ＰＵ１１の処理速度とメイン・メモリ１５へのアクセス
速度の差を吸収するために設けられている。一般に、メ
イン・メモリ１５にはＤＲＡＭが、Ｌ２キャッシュ１３
にはＳＲＡＭが用いられる。

【００５７】主ＰＣＩバス１６には、ビデオ・コントロ
ーラ１７Ａや、その他の比較的高速な動作が要求される
ＰＣＩデバイス１７Ｂ…が接続されている。なお、ビデ
オ・コントローラ１７Ａは、ＣＰＵ１１からの描画命令
を実際に処理するための周辺コントローラであり、処理
した描画情報を画面バッファ（ＶＲＡＭ）１８に一旦書
き込むとともに、ＶＲＡＭ１８から描画情報を読み出し
て表示手段としての液晶表示ディスプレイ（ＬＣＤ）１
９に出力するようになっている。

【００５８】主ＰＣＩバス１６と主ＩＳＡバス２２と
は、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）２０によ
って連絡されている。本実施例のブリッジ回路２０は、
ＤＭＡコントローラ（第１のＤＭＡコントローラ）、割
り込みコントローラ、プログラマブル・インターバル・
タイマ（ＰＩＴ）を含んだ構成となっている。ここで、
ＤＭＡコントローラは、ＩＳＡバス２２上のＩＳＡデバ
イス２９Ａ…がＣＰＵ１１の介在なしにメイン・メモリ
１５との間でデータ転送を行う動作（すなわちＤＭＡ転
送動作）を制御するための専用コントローラである。ま
た、割り込みコントローラとは、ＩＳＡバス２２上で発
生した割り込み要求（ＩＲＱ）を調停して、ＣＰＵ１１
に通知するための専用コントローラである。また、ＰＩ
Ｔとは、数種類のタイマ信号をシステム１００内の各部
に供給するための機器である。

【００５９】ブリッジ回路２０は、さらに、補助記憶装
置としてのハード・ディスク・ドライプ（ＨＤＤ）２１
を接続するためのインターフェース（例えばＩＤＥイン
ターフェース。ＩＤＥ（Integrated Drive Electronic
s）は、本来、ＩＳＡバスにＨＤＤを直結するためのイ
ンターフェース規格である）を含んでいる。

【００６０】なお、上述した２つのブリッジ回路１４及
び２０は、ＰＣＩで策定されており、一般には単一のチ
ップセットの形態で市販されている。チップセットの一
例は米Ｉｎｔｅｌ社が市販する"Ｔｒｉｔｏｎ"である。

【００６１】主ＩＳＡバス２２には、Ｉ／Ｏコントロー
ラ２３、キーボード／マウス・コントローラ（ＫＭＣ）
２４、ＲＯＭ２８、及びその他のＩＳＡデバイス２９Ａ
…など、比較的低速で動作する周辺機器が接続されてい
る。

【００６２】Ｉ／Ｏコントローラ２３は、シリアル・ポ
ートやパラレル・ポートなどの通信ポートを介して行う
データ入出力を制御するための周辺コントローラであ
る。シリアル・ポートの規格の一例はＲＳ−２３２Ｃで
あり、パラレル・ポートの規格の一例はセントロニクス
である。

【００６３】ＫＭＣ２４は、キーボード２６からスキャ
ン・データや、マウス２７による指示座標値を処理する
ためのコントローラであり、２６や２７からの入力信号
をＯＳの定義に合致したフォーマットに変換してバス２
２上に送り出すようになっている。

【００６４】ＲＯＭ２８は、製造時に書き込みデータが
決められてしまう不揮発性メモリであり、所定のコード
を恒久的に格納するために用いられる。ＲＯＭが格納す
るコードには、システム１００の始動時に行う自己診断
テスト・プログラム（ＰＯＳＴ）や、システム１００内
の各ハードウェアの入出力を操作するためのプログラム
（ＢＩＯＳ）が含まれる。

【００６５】ＰＣ１００がドッキング・ステーション２
００に搭載したとき、ＰＣ１００側の主ＰＣＩバス１６
は、バス接続制御装置６０によってドッキング・ステー
ション２００側の２次ＰＣＩバス５０と連絡している。
このバス接続制御装置６０は、ＰＣＩ−ＰＣＩブリッジ
回路としての機能を備えており、主ＰＣＩバス上の各信
号を受信するとともに、受信信号に基づいて２次ＰＣＩ
バスを駆動するようになっている。すなわち、主ＰＣＩ
バス１６と２次ＰＣＩバス５０は、それぞれ独立に（す
なわち非同期で）駆動し、各々別個に電気的特性や安定
性に維持が図られている訳である。本実施例のバス接続
制御装置６０は、本発明の具現に大きく寄与している
が、その詳細についてはＤ項及びＥ項で後述する。

【００６６】２次ＰＣＩバス５０は、少なくとも１以上
のＰＣＩスロットを備えており（図示しない）、所望の
ＰＣＩデバイス５２Ａ…を装着できるようになってい
る。

【００６７】２次ＰＣＩバス５０と２次ＩＳＡバス５３
とは、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）５１に
よって連絡されている。このブリッジ回路５１は、ＰＣ
１００側のブリッジ回路２０と略同一の構成であり、２
次ＩＳＡバス５３上で発生したＤＭＡ要求及び割り込み
要求を捌くためのＤＭＡコントローラ（第２のＤＭＡコ
ントローラ）や、割り込みコントローラも内蔵してい
る。なお、各ＩＳＡバス２２及び５３毎に各ＤＭＡコン
トローラが用意されているのは、ＤＭＡコントローラは
バス動作に同期しなければならない、という要請に基づ
くものである。

【００６８】２次ＩＳＡバス５３は、少なくとも１以上
のＩＳＡスロットを備えており（図示しない）、所望の
ＩＳＡデバイス５４Ａ…を装着できるようになってい
る。

【００６９】なお、主ＰＣＩバス１６や２次ＰＣＩバス
５０に接続可能なＰＣＩデバイス１７Ｂ…，５２Ａ…と
しては、ＳＣＳＩコントローラやＰＣＭＣＩＡコントロ
ーラなどが挙げられる。また、主ＩＳＡバス２２や２次
ＩＳＡバス５３に接続可能なＩＳＡデバイス２９Ａ…，
５４Ａ…としては、ＦＤＣ（フロッピー・ディスク・コ
ントローラ）、ＩＲ（赤外線通信）コントローラ、オー
ディオ・コントローラなどが挙げられる。ＩＳＡデバイ
スの中には、ＦＤＣのように、ＤＭＡチャネルが予約さ
れているものもある。

【００７０】ＰＣ及びドッキング・ステーションを構成
するためには、図１に示した以外にも多くの電気回路等
が必要であるが、これらは当業者には周知であり、且つ
本発明の要旨とは関連がないので、本明細書中では省略
している。

【００７１】Ｂ．ＰＣＩバス上のバス・サイクル この項では、図２及び３を用いながら、ＰＣＩバス上の
バス・サイクル、とりわけＤＭＡコントローラへのＩ／
Ｏアクセス・サイクルについて説明する。

【００７２】ＰＣＩでは、アドレス・バスとデータ・バ
スは３２ビット幅の信号線ＡＤ（３１：０）＃を共用し
ている。また、ＦＲＡＭＥ＃は、バス・サイクルの開始
を示すための信号線であり、コマンド送信側デバイス
（以下、「イニシエータ」という）が出力するようにな
っている。また、４ビット幅の信号線Ｃ／ＢＥ（３：
０）＃は、コントロール・バスの一種であり、コマンド
（例えばメモリ・アクセス要求又はＩ／Ｏアクセス要
求）、又は、２ワード単位で転送されるデータ中でのア
クセス・バイト（ビット）・フィールドを特定するのに
用いられる。また、信号線ＩＲＤＹ＃（イニシエータ・
レディ）は、イニシエータが自身のレディ（Ｒｅａｄ
ｙ）状態を示すためのものである。また、信号線ＤＥＶ
ＳＥＬ＃（デバイス・セレクト）は、アドレスがヒット
した周辺機器（すなわちコマンドの受信側である「ター
ゲット」）が、確認応答するためのものである。また、
ＴＲＤＹ＃（ターゲット・レディ）は、ターゲットが自
身のレディ（Ｒｅａｄｙ）状態を示すためのものであ
る。

【００７３】なお、イニシエータは、ＰＣＩバス上でバ
ス・マスタとなったデバイスのことである。例えばＩ／
Ｏアクセス・サイクルの間は、ＣＰＵ１１に代行してＰ
ＣＩバス１６上にコマンドを伝送するブリッジ回路１４
がイニシエータとなる。また、ＰＣＩバス１６又は５０
上でＣＰＵ１１からのコマンドを受信するＰＣＩデバイ
スはターゲットとなる。例えば、ブリッジ回路２０又は
５１内に実装された各ＤＭＡコントローラもターゲット
となり得る。

【００７４】Ｂ−１．Ｉ／Ｏライト・サイクル 図２には、ＰＣＩバス上で発生するライト・サイクル
を、タイミング・チャートの形態で示している。

【００７５】（１）まず、イニシエータは、バス・サイ
クルの開始を明示するべく、ＦＲＡＭＥ＃をアクティブ
（すなわちロー状態）にする。ライト・サイクルの最初
のＰＣＩクロック・サイクルの期間は、ＡＤ（３１：
０）はアドレス・フェーズにあり、イニシエータは受信
側のアドレスを送出し続けている。例えば、ＤＭＡチャ
ネル２にアクセスしたいときには、Ｉ／Ｏアドレス００
４ｈ（又は００５ｈ）を送出する。また、Ｃ／ＢＥ
（３：０）＃はコマンド・フェーズにあり、イニシエー
タはＩ／Ｏライトであることを示すために値００１１ｂ
を送出し続けている。

【００７６】（２）次のＰＣＩクロック・サイクルで、
イニシエータはＦＲＡＭＥ＃をインアクティブ（すなわ
ちハイ状態）に戻す。また、イニシエータは、自己がレ
ディ状態になると、ＩＲＤＹ＃をアクティブ（すなちわ
ロー状態）にする。

【００７７】（３）次いで、ＡＤ（３１：０）はデータ
・フェーズに入り、イニシエータは２ワード（＝４バイ
ト）分の書き込みデータを送出し続ける。また、Ｃ／Ｂ
Ｅ＃（３：−０）はバイト・イネーブル・フェーズに入
り、イニシエータは該データ中の書き込みバイト・フィ
ールドを示すバイト・イネーブル値を送出し続ける。例
えばアドレス指定先がＤＭＡレジスタ１の上位４バイト
中の最下位バイト（ＤＭＡチャネル２のワード・カウン
ト・レジスタ）であれば、バイト・イネーブル値は、１
１１０ｂである。

【００７８】（４）ターゲットは、バス上に送出された
アドレス及びコマンドを見て、自身がアクセス先である
ことを認識すると、ＤＥＶＳＥＬ＃をアクティブ（すな
わちロー状態）にして応答する。例えばＤＭＡコントロ
ーラは、コマンドがＩ／Ｏライトを示していること、及
びアドレスが自身に割り当てられているＩ／Ｏアドレス
（例えばＩ／Ｏアドレス００５ｈ番地）にヒットしてい
ることを認識すると、ＤＥＶＳＥＬ＃をアクティブにす
る。

【００７９】（５）次いで、ターゲットは、ＡＤ（３
１：０）上に送出しているデータを受信して、自己の制
御レジスタ中の所定フィールドに書き込む。また、ター
ゲットは、自己がレディ状態になると、ＴＲＤＹ＃をア
クティブ（すなわちロー状態）にする。

【００８０】（６）その後、ＩＲＤＹ＃及びＴＲＤＹ＃
がインアクティブ（すなわちハイ状態）に戻ることによ
って、バス・サイクルが終了する。

【００８１】Ｂ−２．Ｉ／Ｏリード・サイクル 図３には、ＰＣＩバス上で発生するリード・サイクル
を、タイミング・チャートの形態で示している。

【００８２】（１）まず、イニシエータは、バス・サイ
クルの開始を明示するべく、ＦＲＡＭＥ＃をアクティブ
（すなわちロー状態）にする。リード・サイクルの最初
のＰＣＩクロック・サイクルの期間は、ＡＤ（３１：
０）はアドレス・フェーズにあり、イニシエータは受信
側のアドレスを送出し続けている。例えば、ＤＭＡチャ
ネル２にアクセスしたいときには、Ｉ／Ｏアドレス００
４ｈ（又は００５ｈ）を送出する。また、Ｃ／ＢＥ
（３：０）＃はコマンド・フェーズにあり、イニシエー
タはＩ／Ｏリードであることを示すために値００１０ｂ
を送出し続けている。

【００８３】（２）次のＰＣＩクロック・サイクルで、
イニシエータはＦＲＡＭＥ＃をインアクティブ（すなわ
ちハイ状態）に戻す。また、イニシエータは、自己がレ
ディ状態になると、ＩＲＤＹ＃をアクティブ（すなちわ
ロー状態）にする。

【００８４】（３）次いで、ＡＤ（３１：０）はデータ
不確定フェーズに入る。また、Ｃ／ＢＥ＃（３：０）は
バイト・イネーブル・フェーズに入り、イニシエータは
該データ中の読み出しバイト・フィールドを示すバイト
・イネーブル値を送出し続ける。例えばアドレス指定先
がＤＭＡレジスタ１の上位４バイト中の最下位バイト
（ＤＭＡチャネル２のワード・カウント・レジスタ）で
あれば、バイト・イネーブル値は、１１１０ｂである。

【００８５】（４）ターゲットは、バス上に送出された
アドレス及びコマンドを見て、自身がアクセス先である
ことを認識すると、ＤＥＶＳＥＬ＃をアクティブ（すな
わちロー状態）にして応答する。例えばＤＭＡコントロ
ーラは、コマンドがＩ／Ｏリードを示していること、及
びアドレスが自身に割り当てられているＩ／Ｏアドレス
（例えばＩ／Ｏアドレス００５ｈ番地）にヒットしてい
ることを認識すると、ＤＥＶＳＥＬ＃をアクティブにす
る。

【００８６】（５）次いで、ターゲットは、自己がレデ
ィ状態になると、ＴＲＤＹ＃をアクティブ（すなわちロ
ー状態）にする。このとき、ＡＤ（３１：０）は既にデ
ータ・フェーズに入っており、また、ターゲットは、自
己の制御レジスタのうちアドレス指定された所定フィー
ルドを含む２ワード（＝４バイト）をＡＤ（３１：０）
上に送出する。例えば、Ｉ／Ｏアドレス００５ｈ番地が
指定されていれば、ＤＭＡレジスタ１の上位４バイトが
ＡＤ（３１：０）上に送出されることになる。

【００８７】（６）その後、ＩＲＤＹ＃及びＴＲＤＹ＃
がインアクティブ（すなわちハイ状態）に戻ることによ
って、バス・サイクルが終了する。

【００８８】なお、Ｂ項で記述したＰＣＩバス上のバス
・サイクル・オペレーション自体はＰＣＩにより策定さ
れたものであり、本発明の要旨ではない。本項の目的
は、本発明の要旨を理解するための前提知識を提供する
ことにある。

【００８９】Ｃ．ＤＭＡコントローラへのＩ／Ｏアクセ
スの仕組み この項では、ＤＭＡコントローラへのＩ／Ｏアクセスの
仕組みについて説明する。

【００９０】Ｃ−１．ＤＭＡコントローラの制御レジス
タの構成 ＤＭＡコントローラは、通常、８個のＤＭＡチャネルを
用意している。各ＤＭＡチャネルには、ＩＳＡバス（本
実施例の場合、主ＩＳＡバス２２及び２次ＩＳＡバス５
３の双方を含む）上に接続された各ＩＳＡデバイス（但
しＤＭＡ転送を行うものに限る）が割り当てられてい
る。各ＩＳＡデバイスは、メイン・メモリにアクセスし
たいときには、自己に割り当てられたＤＭＡチャネルを
介してＤＭＡコントローラに対してデータ転送要求（Ｄ
ＭＡ要求）を発行する。そして、ＤＭＡコントローラ
は、メイン・メモリにアクセスするためのバス使用要求
（ＨＯＬＤ要求）をＣＰＵに対して発行し、これが認証
されるとＤＭＡ転送を開始するようになっている。ＤＭ
Ａ転送を利用するＩＳＡバスの代表例はＦＤＣである
（例えばＡＴ互換機の場合、ＤＭＡチャネル２がＦＤＣ
に予約されている）。

【００９１】また、［発明が解決しようとする課題］の
項で述べたように、各周辺機器の制御レジスタにはそれ
ぞれ固有のＩ／Ｏポートが割り当てられており、ＣＰＵ
１１は、Ｉ／Ｏポートを介して制御レジスタにアクセス
するようになっている。ＡＴ互換機の場合、通常、ＤＭ
Ａコントローラには０００ｈ番地〜０１Ｆｈ番地，０Ｃ
０ｈ番地〜０ＤＦｈ番地，及び０８０ｈ番地〜０９Ｆｈ
番地という３種類のＩ／Ｏポートが割当てられている。
Ｉ／Ｏポート０００ｈ番地〜０１Ｆｈ番地（制御レジス
タ中の「ＤＭＡレジスタ１」に該当する）及び０Ｃ０ｈ
番地〜０ＤＦｈ番地（制御レジスタ中の「ＤＭＡレジス
タ２」に該当する）は、それぞれＤＭＡチャネル０〜
３、ＤＭＡチャネル４〜７に予約された各ＩＳＡバスの
制御値（ＤＭＡ転送の開始アドレスや転送データ量）を
格納するためのものである。一方、Ｉ／Ｏポート０８０
ｈ番地〜０９Ｆｈ番地は、メモリ空間の拡張領域^*を利
用したＤＭＡ転送を行うために用意されたものであり、
制御レジスタ中の「ＤＭＡページング・レジスタ」に該
当する。表１、表２、表３に、ＤＭＡレジスタ１、ＤＭ
Ａレジスタ２、ＤＭＡページング・レジスタそれぞれに
割り当てられた各Ｉ／Ｏポートの予約状況を示してお
く。

【００９２】

【表１】

【００９３】

【表２】

【００９４】

【表３】

【００９５】Ｃ−２．ＤＭＡコントローラへのＩ／Ｏア
クセス ＤＭＡ転送はＤＭＡコントローラ内の制御レジスタに設
定された制御内容（例えば転送開始アドレスや転送デー
タ量など）に従って実行される。したがって、ＤＭＡ転
送を行う前には、ＤＭＡチャネルの制御内容を制御レジ
スタ中の該当バイト／ビット・フィールドに予め設定し
ておく必要がある。例えばＤＭＡチャネル２に割り当て
られたフロッピー・ディスク・コントローラがＤＭＡ転
送を行うときには、ＣＰＵ（より具体的にはＤＭＡ転送
を制御するＢＩＯＳやデバイス・ドライバ）は、例えば
００４ｈ／００５ｈ番地、００８ｈ番地、及び０Ｄ０ｈ
番地にＩ／Ｏアクセスして、制御値を設定しておかなけ
ればならない（表１及び表２参照）。また、メモリの拡
張領域を利用して（すなわちページ・フレームを通し
て）ＤＭＡ転送を行う場合には、０８１ｈ番地にもＩ／
Ｏアクセスしなければならない（表３参照）。

【００９６】ところで、ＰＣＩの標準仕様によれば、１
回のバス・サイクルでは２ワード（すなわち４バイト）
単位でデータが転送されるように定められている。この
ため、制御レジスタ中の一部のバイト（ビット）・フィ
ールドにしかアクセスする必要がない場合であっても、
必要なバイト（ビット）・フィールドのみを取り出して
転送する訳には行かない。１つのＩ／Ｏポートは通常４
ワード（すなわち８バイト）長で構成されるが、一回の
Ｉ／Ｏアクセスは該当するバイト（ビット）・フィール
ドを含むＩ／Ｏポートの上位４バイト又は下位４バイト
という単位で行われるようになっている。そして、転送
された各４バイト中の必要バイト・フィールドは、バイ
ト・イネーブル値で指定されるようになっている（前
述）。例えば先のＤＭＡチャネル２に割り当てられた０
０４ｈ番地、００５ｈ番地及び０８１ｈ番地をそれぞれ
設定する場合には、ＤＭＡレジスタ１の上位４バイト
と、ＤＭＡページング・レジスタの下位４バイト、とい
う単位でＩ／Ｏアクセスがなされる。そして、ＤＭＡレ
ジスタ１の上位４バイトへのＩ／Ｏアクセス時には、Ｄ
ＭＡチャネル２に該当するバイト・フィールドを示すバ
イト・イネーブル値１１００ｈｂが送られ、また、ＤＭ
Ａページング・レジスタの下位４バイトへのＩ／Ｏアク
セス時には、ＤＭＡチャネル２に該当するバイト・フィ
ールドを示すバイト・イネーブル値１１０１ｂが送られ
る。

【００９７】Ｃ−３．ＤＭＡコントローラへのＩ／Ｏア
クセス ＤＭＡコントローラへのＩ／Ｏアクセスの仕組み自体は
既に周知であり、本発明の要旨ではない。Ｃ−１及びＣ
−２の各前項の目的は、本発明の要旨を理解するための
前提知識を提供することにある。

【００９８】本実施例にユニークな点は、ＰＣＩ−ＩＳ
Ａブリッジ２０及び５１の双方にＤＭＡコントローラが
内蔵されている、すなわち第１のＤＭＡコントローラと
第２のＤＭＡコントローラが並存していることにある。
各ＩＳＡバス２２及び５３毎にそれぞれＤＭＡコントロ
ーラが用意されているのは、ＤＭＡコントローラはバス
動作に同期しなければならないことに依拠する（前
述）。

【００９９】Ｉ／Ｏポートの予約内容は、ＡＴ互換機の
標準的な仕様として定められている。この仕様によれ
ば、ＤＭＡコントローラには単一のＩ／Ｏ空間（すなわ
ちＤＭＡレジスタ１，ＤＭＡレジスタ２，ＤＭＡページ
ング・レジスタに対応する一組のＩ／Ｏポート）しか用
意されていない。このことは、システム中に２個以上の
ＤＭＡコントローラが存在していても、同じＩ／Ｏポー
トを共有せざるを得ないことを意味する。複数のデバイ
スが同じＩ／Ｏポートを共有した場合、物理的には独立
に実装されていても、共有デバイスは論理的には単一の
存在にしか見えない。つまり、ＣＰＵ１１（より具体的
にはハードウェア操作するＢＩＯＳ又はデバイス・ドラ
イバ）から見れば、第１のＤＭＡコントローラと第２の
ＤＭＡコントローラとを区別することはできないのであ
る。

【０１００】本実施例では、ＤＭＡコントローラ２０又
は５１のいずれかへのＩ／Ｏアクセス要求が発生したと
きには、バス接続制御装置６０内の特定の機能によって
好適に捌かれるようになっている。この点についてはＤ
項及びＥ項で後述する。

【０１０１】《注釈》 ＊メモリ空間の拡張領域：ＤＯＳ（Disk Operating Sys
tem）が直接管理できるメモリ空間を越えたメモリ空
間、例えばＥＭＳ（Expanded Memory Specification）
メモリなどのことである。ＥＭＳメモリは６４０ＫＢを
越えた最大３２ＭＢのメモリ領域である。ＥＭＳメモリ
へのアクセスは、「メモリ・マネージャ」と呼ばれるデ
バイス・ドライバが６４０ＫＢと１ＭＢの間に設定され
た４個のページ・フレームを通して管理するようになっ
ている。

【０１０２】Ｄ．バス接続制御装置の構成 この項では、バス接続制御装置６０のハードウェア構成
を説明する。

【０１０３】バス接続制御装置６０は、「ＰＣＩ−ＰＣ
Ｉブリッジ」としての機能と、「仮想ターゲット」とし
ての機能を含んでいる。

【０１０４】Ｄ−１．ＰＣＩ−ＰＣＩブリッジ機能 「ＰＣＩ−ＰＣＩブリッジ」機能とは、一方のＰＣＩバ
ス上のバス・シグナルを受信するとともに、受信したバ
ス・シグナルに基づいて他方のＰＣＩバスを駆動する機
能のことである。図４には、バス接続制御装置６０のう
ちＰＣＩ−ＰＣＩブリッジ機能部分のハードウェア構成
要素を抽出して示している。以下、該機能部分の構成及
びその動作について簡単に説明する。

【０１０５】(1) 主ＰＣＩバス１６から２次ＰＣＩバス
５０へのブリッジ：主ＰＣＩバス１６から入力したＡＤ
（３１：０）はＩ／Ｏバッファ６１で受け取られる。ア
ドレス・フェーズでは、ＡＤ（３１：１）はアドレス・
ラッチ６２に一時保持され、アドレス・デコーダ６３に
入力される。アドレス・デコーダ６３は、ラッチされた
入力アドレスを解釈し、２次ＰＣＩバス５０側の周辺機
器のＩ／Ｏアドレスに該当することを識別すると制御信
号Ｓ１を出力する。また、アドレス・デコーダ６３は、
ラッチされた入力アドレスがＤＭＡコントローラのＩ／
Ｏアドレスであることを識別すると制御信号Ｓ１'を出
力する。一方、データ・フェーズでは、ＡＤ（３１：
１）はデータ・ラッチ６４で一時保持された後、マルチ
プレクサ６５に向かう。マルチプレクサ６５は、各ラッ
チ６２，６４に格納されたアドレス部分及びデータ部分
をマルチプレクスして、Ｉ／Ｏバッファ６６に渡すよう
になっている。マルチプレクサ６５の動作タイミング
は、制御信号Ｓ１，Ｓ１'，Ｓ２，Ｓ２'，Ｓ３，及びＳ
４によって制御される。また、Ｉ／Ｏバッファ６６の動
作タイミングは、制御信号Ｓ２，Ｓ２'，Ｓ４，Ｃ１，
及びＣ２によって制御される。

【０１０６】ハードウェア・ブロック７９は、システム
構成レジスタである。該レジスタ７９は、システム１０
０，２００上のシステム構成（コンフィギュレーショ
ン）情報を格納するためのものであり、例えばシステム
１００，２００の初期化処理時に、ＰＯＳＴプログラム
などによって書き込まれる。また、該レジスタ７９に
は、ＤＭＡチャネルの使用状況（すなわち各ＤＭＡチャ
ネルが第１又は第２のＤＭＡコントローラのいずれで使
用中か）を書き込むためのレジスタ（以下、「ＤＭＡマ
ップ・レジスタ」という）も含まれる。ＤＭＡマップ・
レジスタはＤＭＡコントローラに対してＩ／Ｏリードを
行うときに、データのマルチプレクスのために利用され
る（Ｅ−３項参照）。

【０１０７】主ＰＣＩバス１６から入力したＣ／ＢＥ
（３：０）はＩ／Ｏバッファ７１で受け取られる。コマ
ンド・フェーズでは、Ｃ／ＢＥ（３：０）はコマンド・
ラッチ７２で一時保持され、コマンド・デコーダ７３に
入力される。コマンド・デコーダ７３は、ラッチされた
入力コマンドを解釈し、コマンドがＩ／Ｏアクセス要求
であることを識別すると制御信号Ｓ２を出力する。ま
た、コマンド・デコーダ７３は、ラッチされた入力コマ
ンドがＤＭＡコントローラへのＩ／Ｏアクセス要求であ
ることを識別すると制御信号Ｓ２'を出力する。一方、
バイト・イネーブル・フェーズでは、Ｃ／ＢＥ（３：
０）はそのままマルチプレクサ７４に向かう。マルチプ
レクサ７４は、コマンド部分とバイト・イネーブル部分
とに分離されたＣ／ＢＥ（３：０）をマルチプレクスし
てから、Ｉ／Ｏバッファ７５に渡すようになっている。
Ｉ／Ｏバッファ７５の動作タイミングは制御信号Ｃ１及
びＣ２によって制御される。

【０１０８】主ＰＣＩバス１６上のシグナルのうち上記
以外のもの（例えばＦＲＡＭＥ＃，ＩＲＤＹ＃，ＤＥＶ
ＳＥＬ＃，ＴＲＤＹ＃…）はＩ／Ｏバッファ８１を介し
て、主ＰＣＩターゲット・ステート・マシン８２で受け
取られる。主ＰＣＩターゲット・ステート・マシン８２
と２次ＰＣＩマスタ・ステート・マシン８３は、制御信
号Ｓ１とＳ２の論理積により（すなわち主ＰＣＩバス１
６上のバス・サイクルが２次ＰＣＩバス５０に向かうＩ
／Ｏアクセス要求である場合に）活動化するようになっ
ている。そして、活動化した２次ＰＣＩマスタ・ステー
ト・マシン８３は、ターゲット・ステート・マシン８２
で受信したものと同じバス・シグナルを生成し、Ｉ／Ｏ
バッファ８４を介して２次ＰＣＩバス５０上に伝送する
ようになっている。また、主ＰＣＩターゲット・ステー
ト・マシン８２と２次ＰＣＩマスタ・ステート・マシン
８３は、それぞれ制御信号Ｃ３，Ｃ２を出力する。制御
信号Ｃ３，Ｃ２は、Ｉ／Ｏバッファ６１，６６，７１及
び７５を同期駆動させるために利用される。

【０１０９】(2) ２次ＰＣＩバス５０から主ＰＣＩバス
１６へのブリッジ：２次ＰＣＩバス５０から入力したＡ
Ｄ（３１：０）はＩ／Ｏバッファ６６で受け取られる。
アドレス・フェーズでは、ＡＤ（３１：０）はアドレス
・ラッチ６７に一時保持され、アドレス・デコーダ６８
に入力される。アドレス・デコーダ６８は、ラッチされ
た入力アドレスを解釈し、主ＰＣＩバス１６側の周辺機
器のＩ／Ｏアドレスを示している場合には制御信号Ｓ３
を出力する。一方、データ・フェーズでは、ＡＤ（３
１：０）はデータ・ラッチ６９で一時保持された後、マ
ルチプレクサ７０に向かう。マルチプレクサ７０は、各
ラッチ６７，６９に格納されたアドレス部分及びデータ
部分をマルチプレクスして、Ｉ／Ｏバッファ６１に渡
す。マルチプレクサ７０の動作タイミングは、制御信号
Ｓ１，Ｓ１'，Ｓ２，Ｓ２'，Ｓ３，及びＳ４によって制
御される。また、Ｉ／Ｏバッファ６１の動作タイミング
は、制御信号Ｓ２，Ｓ２'，Ｓ４，Ｃ３，及びＣ４によ
って制御される。

【０１１０】２次ＰＣＩバス５０から入力したＣ／ＢＥ
（３：０）はＩ／Ｏバッファ７５で受け取られる。コマ
ンド・フェーズでは、Ｃ／ＢＥ（３：０）はコマンド・
ラッチ７６で一時保持され、コマンド・デコーダ７７に
入力される。また、コマンド・デコーダ７７は、ラッチ
された入力コマンドを解釈し、コマンドがＩ／Ｏアクセ
ス要求であることを識別すると制御信号Ｓ４を出力す
る。一方、バイト・イネーブル・フェーズでは、Ｃ／Ｂ
Ｅ（３：０）はそのままマルチプレクサ７４に向かう。
マルチプレクサ７８は、コマンド部分とバイト・イネー
ブル部分とに分離されたＣ／ＢＥ（３：０）をマルチプ
レクスしてから、Ｉ／Ｏバッファ７１に渡すようになっ
ている。Ｉ／Ｏバッファ７５の動作タイミングは制御信
号Ｃ３及びＣ４によって制御される。

【０１１１】２次ＰＣＩバス５０上のシグナルのうち上
記以外のもの（例えばＦＲＡＭＥ＃，ＩＲＤＹ＃，ＤＥ
ＶＳＥＬ＃，ＴＲＤＹ＃…）はＩ／Ｏバッファ８４を介
して、２次ＰＣＩターゲット・ステート・マシン８５で
受け取られる。２次ＰＣＩターゲット・ステート・マシ
ン８５と主ＰＣＩマスタ・ステート・マシン８６は、制
御信号Ｓ３とＳ４の論理積により（すなわち２次ＰＣＩ
バス５０上のバス・サイクルが主ＰＣＩバス１６に向か
うＩ／Ｏアクセス要求である場合に）活動化するように
なっている。そして、活動化した主ＰＣＩマスタ・ステ
ート・マシン８６は、ターゲット・ステート・マシン８
５で受信したものと同じバス・シグナルを生成し、Ｉ／
Ｏバッファ８１を介して主ＰＣＩバス１６上に伝送する
ようになっている。また、２次ＰＣＩターゲット・ステ
ート・マシン８５と主ＰＣＩマスタ・ステート・マシン
８６は、それぞれ制御信号Ｃ１，Ｃ４を出力する。制御
信号Ｃ１，Ｃ４は、Ｉ／Ｏバッファ６１，６６，７１及
び７５を同期駆動させるために利用される。

【０１１２】ＰＣＩ−ＰＣＩブリッジ機能により各ＰＣ
Ｉバス１６，５０は夫々独立して駆動し、各々の電気的
特性や安定性は保証されている。但し、各バス１６，５
０は非同期であり、ターゲット・ステート・マシン８２
／８５による受信及びマスタ・ステート・マシン８３／
８６による発信の間で数クロック・サイクル程度の遅延
時間を生じる。なお、ＰＣＩ−ＰＣＩブリッジ機能は、
ＰＣＩで策定されている公知技術なので、これ以上詳細
には説明しない。

【０１１３】Ｄ−２．仮想ターゲット機能 一方、「仮想ターゲット機能」とは、Ｉ／Ｏポートを共
用する第１及び第２のＤＭＡコントローラを支配下に置
くための機能のことである。より具体的には、仮想ター
ゲット機能部分は、ＣＰＵ１１がＤＭＡコントローラに
Ｉ／Ｏアクセスを行ったときに、Ｉ／Ｏポートを共用す
る第１及び第２のＤＭＡコントローラに成り代わって、
ＣＰＵ１１との間で所定のハンドシェイキング・オペレ
ーションを行うようになっている。仮想ターゲット機能
は、言い換えれば、イニシエータ（ＣＰＵ１１又はブリ
ッジ回路２０）に対して仮想的なターゲット・デバイス
として振る舞う機能のことであり、本発明を実現するた
めの中核部分であるに留意されたい。

【０１１４】図５には、バス接続制御装置６０のうち仮
想ターゲット機能部分のハードウェア構成要素を抽出し
て示している。図示の通り、仮想ターゲット機能は、制
御回路９１と、スイッチ回路９２を含んでいる。

【０１１５】スイッチ回路９２は、例えば［請求項２］
に言う「第１の接続・切り離し手段」であり、例えば３
状態バッファなどのアナログ・スイッチで構成されてい
る。該３状態バッファの入力側は第１のＤＭＡコントロ
ーラが出力する各信号線ＤＥＶＳＥＬ＃，ＴＲＤＹ＃に
接続し、また、出力側は主ＰＣＩバス１６中の各信号線
Ｐ＿ＤＥＶＳＥＬ＃，Ｐ＿ＴＲＤＹ＃に接続している。
したがって、該３状態バッファを浮游状態にすることに
よって、第１のＤＭＡコントローラが出力する各信号線
ＤＥＶＳＥＬ＃，ＴＲＤＹ＃は主ＰＣＩバスから遮断さ
れることができる。ここで、接頭詞"Ｐ＿"は主ＰＣＩバ
ス１６中のバス・シグナルであることを示している。な
お、本実施例では、第１のＤＭＡコントローラはブリッ
ジ回路２０内に実装され、第２のＤＭＡコントローラは
ブリッジ回路５１内に実装されている（前述）。

【０１１６】制御回路９１は、制御信号Ｓ１'及びＳ２'
を入力するとともに、３状態バッファ９２の制御ピンに
制御信号Ｓ５を出力している。また、制御回路９１は、
第１のＤＭＡコントローラの出力信号線ＤＥＶＳＥＬ
＃，ＴＲＤＹ＃及び第２のＤＭＡコントローラの出力信
号線Ｓ＿ＤＥＶＳＥＬ＃，Ｓ＿ＴＲＤＹ＃とは双方向で
接続している。ここで、接頭詞"Ｓ＿"は２次ＰＣＩバス
５１中のバス・シグナルであることを示している。ま
た、制御回路９１は、主ＰＣＩバス中の信号線Ｐ＿ＤＥ
ＶＳＥＬ＃，Ｐ＿ＴＲＤＹ＃とは一方向で接続してお
り、自身内で生成したＤＥＶＳＥＬ＃，ＴＲＤＹ＃の各
信号を主ＰＣＩバス１６上に伝送できるようになってい
る。

【０１１７】通常の状態、すなわちＤＭＡコントローラ
へのＩ／Ｏアクセス以外のバス・サイクルの間、制御回
路９１は、３状態バッファ９２をオン状態に保つように
なっている。この間は、第１のＤＭＡコントローラの出
力信号ＤＥＶＳＥＬ＃，ＴＲＤＹ＃は主ＰＣＩバス１６
に直接伝送される。また、第２のＤＭＡコントローラの
出力信号Ｓ＿ＤＥＶＳＥＬ＃，Ｓ＿ＴＲＤＹ＃は、制御
回路９１を介して、主ＰＣＩバス１６中の各信号線Ｐ＿
ＤＥＶＳＥＬ＃，Ｐ＿ＴＲＤＹ＃に伝送される。

【０１１８】一方、ＤＭＡコントローラへのＩ／Ｏアク
セスが行われているバス・サイクルの間は、制御回路９
１は、３状態バッファ９２を浮游状態にすることによっ
て、第１のＤＭＡコントローラの出力信号ＤＥＶＳＥＬ
＃，ＴＲＤＹ＃を主ＰＣＩバス１６から切り離すように
なっている。該バス・サイクルは、制御信号Ｓ１'及び
Ｓ２'（前述）の論理積によって識別することができ
る。該Ｉ／Ｏアクセス・サイクルの間、制御回路９１
は、第１及び第２のＤＭＡコントローラに代わってター
ゲット・デバイス（仮想ターゲット）となり、イニシエ
ータ（この場合ブリッジ回路１４）とハンドシェイクを
行うようになっている。制御回路９１の仮想ターゲット
としての機能は、以下の２つに大別される。

【０１１９】（Ａ）Ｉ／Ｏアクセス・サイクルの成立 ＤＥＶＳＥＬ＃は、Ｉ／Ｏアクセスされた周辺機器がイ
ニシエータに対して確認応答するためのシグナルである
（前述）。イニシエータは、自己がバス・サイクルを開
始してから所定時間内にＤＥＶＳＥＬ＃が戻って来なけ
れば、バス・サイクルが失敗したものとして強制終了
（Ａｂｏｒｔ）するようになっている。ＤＭＡコントロ
ーラへのＩ／Ｏアクセスの間、第１のＤＭＡコントロー
ラの出力するＤＥＶＳＥＬ＃は３状態バッファ９２によ
って主ＰＣＩバス１６からは切り離されている。また、
第２のＤＭＡコントローラは、ステート・マシン８２，
８３（前述）を経てＩ／Ｏアクセス要求を受信するた
め、その分の遅延時間を以てＤＥＶＳＥＬ＃を出力す
る。そこで、制御回路９１は、アドレス・デコーダ６３
によりアドレス・ヒットが検出されたこと（すなわち、
信号Ｓ１'が活動化したこと）に応答して、主ＰＣＩバ
ス１６上にＰ＿ＤＥＶＳＥＬ＃を伝送する。すなわち、
制御回路９１は、ＤＭＡコントローラへのＩ／Ｏアクセ
スの発生を確認できた時点で、早期にバス・サイクルを
成立させるようにしているのである。 （Ｂ）Ｉ／Ｏアクセス・サイクルの終了 ＴＲＤＹ＃は、Ｉ／Ｏアクセス要求のターゲットとなっ
た周辺機器がＩ／Ｏアクセス可能（すなわちレディ状
態）になったことを通知するためのシグナルである（前
述）。イニシエータは、ＴＲＤＹ＃が戻ってきたことに
よって、ターゲットがデータを送受信できたものとみな
して、バス・サイクルを完結させる。より具体的には、
イニシエータは、ＩＲＤＹ＃をインアクティブに戻すと
ともに、データ送受信作業を終了する。図１に示すハー
ドウェア構成では、第１のＤＭＡコントローラの方が第
２のＤＭＡコントローラよりも早いタイミングでレディ
状態になる。何故ならば、第２のＤＭＡコントローラ
は、ステート・マシン８２，８３（前述）を経てＩ／Ｏ
アクセス要求を受信するため、その分の遅延時間を以て
レディ状態になるからである。もし、第１のＤＭＡコン
トローラのＴＲＤＹ＃信号をそのまま主ＰＣＩバス１６
上に伝送していれば、第２のＤＭＡコントローラがレデ
ィ状態になる前にバス・サイクルが終了してしまいかね
ない。この結果、正しいＩ／Ｏアクセスが成立すること
なくバス・サイクルが終了する事態も生じ得る。そこ
で、制御回路９１は、ＤＭＡコントローラへのＩ／Ｏア
クセスの間は、第１のＤＭＡコントローラの出力するＴ
ＲＤＹ＃を主ＰＣＩバス１６から切り離すとともに、第
２のＤＭＡコントローラからＳ＿ＴＲＤＹ＃を入力する
までは、主ＰＣＩバス１６上にＰ＿ＴＲＤＹ＃を伝送し
ない。すなわち、制御回路９１は、双方のＤＭＡコント
ローラがレディ状態になるまでは、バス・サイクルを継
続させるようになっているのである。

【０１２０】このように、制御回路９１は、所定のＩ／
Ｏアクセス・サイクル期間中は、確認応答のための信号
ＤＥＶＳＥＬ＃及びＴＲＤＹ＃を自在に操ることによっ
て、ＣＰＵ１１に対してターゲットのように振る舞うよ
うになっている訳である。換言すれば、所定のＩ／Ｏア
クセスの間は、第１及び第２のＤＭＡコントローラはこ
の仮想ターゲットの支配下に置かれることになる。本実
施例の制御回路９１は、例えば［請求項２］の「制御回
路」及び「第２の接続・切り離し手段」の役割を兼ね備
えている点に留意されたい。なお、仮想ターゲットの動
作の詳細についてはＥ項で後述する。

【０１２１】Ｄ−３．その他の機能 バス接続制御装置６０は他の機能も備えている。例え
ば、ＰＣ１００のドッキング・ステーション２００への
搭載又は取り外しという機械的な操作に応じて、電気的
な接続又は切り離し操作することなどである。但し、こ
れら他の機能は、本発明の要旨とは直接関連がないの
で、本明細書では説明を省略している。

【０１２２】Ｅ．バス接続制御装置によるＩ／Ｏアクセ
ス制御動作 前項までで、本発明を具現するシステム１００，２００
のハードウェア構成を中心に説明してきたので、本項で
は、該ハードウェア（とりわけ仮想ターゲット機能部
分）の動作特性について説明する。

【０１２３】ＤＭＡコントローラの各制御レジスタの設
定作業、すなわちＤＭＡコントローラへのＩ／Ｏアクセ
スは、例えばＰＯＳＴ（電源投入時自己診断）プログラ
ム実行時や、ＤＭＡ転送の開始直前などに行われる。前
者ではＩ／Ｏライトが行われ、後者ではＩ／Ｏリードと
Ｉ／Ｏライトの双方が行われる。

【０１２４】Ｅ−１．Ｉ／Ｏライト・オペレーション 図６には、ＤＭＡコントローラへのＩ／Ｏライト・オペ
レーションをタイミング・チャートの形態で示してい
る。同図では、１：イニシエータ（ブリッジ回路１４）
による主ＰＣＩバス１６上でのバス・シグナル，２：制
御回路９１がＰＣＩバス１６に出力するバス・シグナ
ル，３：第１のＤＭＡコントローラが制御回路９１に対
して出力するバス・シグナル，４：２次ＰＣＩバス上、
の各バス・シグナルに分けて図解してある。

【０１２５】まず、イニシエータ（ＣＰＵ１１を代行す
るブリッジ回路１４）は、Ｉ／Ｏライト・サイクルを開
始すべく、ＦＲＡＭＥ＃をアクティブ（すなわちロー状
態）にするとともに、ＡＤ（３１：０）上にはＩ／Ｏア
ドレス（例えば００５ｈ）を出力し、Ｃ／ＢＥ（３：
０）にはＩ／Ｏライト・コマンド（００１１ｂ）を出力
する。そして、イニシエータは、自己がレディ状態にな
ると、ＩＲＤＹ＃をアクティブ（すなわちロー状態）に
する。また、イニシエータは、ＡＤ（３１：０）にはＩ
／Ｏライト・データを、Ｃ／ＢＥ（３：１）にはバイト
・イネーブル値を、それぞれ出力し続ける。例えば、Ｉ
／Ｏアドレス００５ｈ番地（すなわちＤＭＡレジスタ１
（表１参照）の上位４バイト中の最下位バイト）へのア
クセス要求であれば、バイト・イネーブル値は１１１０
ｂである。

【０１２６】第１のＤＭＡコントローラは、アドレス及
びコマンドを主ＰＣＩバス１６上で直接受信できるの
で、比較的早いタイミングで（同図中では２個目のＰＣ
Ｉクロック・サイクルの後）、ＤＥＶＳＥＬ＃及びＴＲ
ＤＹ＃を出力することができる。但し、この時点では、
Ｉ／Ｏアドレス（Ｓ１'）及びコマンド（Ｓ２'）のヒッ
トにより既に制御回路９１が活動化しており、ＤＥＶＳ
ＥＬ＃及びＴＲＤＹ＃は主ＰＣＩバス１６からは切り離
されている。制御回路９１は、アドレス・デコーダ６３
によりアドレス・ヒットが検出されたこと（すなわち、
信号Ｓ１'が活動化したこと）に応答して、主ＰＣＩバ
ス１６上にＰ＿ＤＥＶＳＥＬ＃を伝送する。但し、制御
回路９１は、この時点ではＰ＿ＴＲＤＹ＃を出力しな
い。

【０１２７】一方、２次ＰＣＩバス５０上では、遅延時
間の後に主ＰＣＩバス１６と同じバス・サイクルが開始
する。遅延時間は、ターゲット／マスタ・ステート・マ
シン８２，８３の通過に伴うものである（前述）。同図
中の接頭詞"Ｓ＿"は、遅延時間を含んだ２次側（Second
ary）のバス・シグナルを意味している。第２のＤＭＡ
コントローラは、Ｓ＿ＡＤ（３１：０），Ｓ＿Ｃ／ＢＥ
（３：０）（図示しない），Ｓ＿ＦＲＡＭＥ＃，及びＳ
＿ＩＲＤＹ＃に応答して、比較的遅いタイミングでＳ＿
ＤＥＶＳＥＬ＃及びＳ＿ＴＲＤＹ＃をアクティブ（すな
わちロー状態）にする。但し、この時点では既に制御回
路９１は活動しており、Ｓ＿ＤＥＶＳＥＬ＃及びＳ＿Ｔ
ＲＤＹ＃は２次ＰＣＩバス５０からは切り離されてい
る。

【０１２８】また、制御回路９１は、第２のコントロー
ラからもＴＲＤＹ＃（すなわちＳ＿ＴＲＤＹ＃）を受信
すると、主ＰＣＩバス１６上にもＰ＿ＴＲＤＹ＃を出力
する。そして、イニシエータは、Ｉ／Ｏライト・サイク
ルを完結すべく、ＩＲＤＹ＃をインアクティブ（すなわ
ちハイ状態）にするとともに、データ及びバイト・イネ
ーブル値の出力を止める。

【０１２９】なお、ライト・データは、第１及び第２の
ＤＭＡコントローラの双方にそのまま書き込まれる。例
えばＩ／ＯライトがＦＤＣに割り当てられたＤＭＡチャ
ネル２に対するものであれば、第１及び第２のＤＭＡコ
ントローラ双方の制御レジスタの該当バイト・フィール
ドに書き込みがなされる。但し、いずれか一方のＤＭＡ
コントローラしかＤＭＡチャネル２を使用していない
（何故なら、システム・コンフィギュレーション上の理
由により、同じＤＭＡチャネルを重複して使用すること
は許されないからである）。したがって、ＤＭＡチャネ
ル２を未使用のＤＭＡコントローラにも制御値（転送開
始アドレスや転送データ量）が書き込まれることにな
る。但し、未使用の制御レジスタに制御値を書き込んで
も現実の制御に用いられないので、システム・オペレー
ションに支障はない、という点を理解されたい。

【０１３０】Ｅ−２．Ｉ／Ｏリード・オペレーション 図７には、ＤＭＡコントローラへのＩ／Ｏリード・オペ
レーションをタイミング・チャートの形態で示してい
る。同図では、１：イニシエータ（ブリッジ回路１４）
による主ＰＣＩバス１６上でのバス・シグナル，２：制
御回路９１がＰＣＩバス１６に出力するバス・シグナ
ル，３：第１のＤＭＡコントローラが制御回路９１に対
して出力するバス・シグナル，４：２次ＰＣＩバス上、
の各バス・シグナルに分けて図解してある。

【０１３１】まず、イニシエータ（ＣＰＵ１１を代行す
るブリッジ回路１４）は、Ｉ／Ｏリード・サイクルを開
始すべく、ＦＲＡＭＥ＃をアクティブ（すなわちロー状
態）にするとともに、ＡＤ（３１：０）上にはＩ／Ｏア
ドレス（例えば００５ｈ）を出力し、Ｃ／ＢＥ（３：
０）にはＩ／Ｏライト・コマンド（００１０ｂ）を出力
する。そして、イニシエータは、自己がレディ状態にな
ると、ＩＲＤＹ＃をアクティブ（すなわちロー状態）に
する。また、イニシエータは、Ｃ／ＢＥ（３：１）には
バイト・イネーブル値を出力し続ける。例えば、Ｉ／Ｏ
アドレス００５ｈ番地（すなわちＤＭＡレジスタ１（表
１参照）の上位４バイト中の最下位バイト）へのアクセ
ス要求であれば、バイト・イネーブル値は１１１０ｂで
ある。

【０１３２】第１のＤＭＡコントローラは、アドレス及
びコマンドを主ＰＣＩバス１６上で直接受信できるの
で、比較的早いタイミングで（同図中では２個目のＰＣ
Ｉクロック・サイクルの後）、Ｉ／Ｏリード・データ、
ＤＥＶＳＥＬ＃及びＴＲＤＹ＃を出力することができ
る。したがって、ＡＤ（３１：０）には、第１のＤＭＡ
コントローラの該当制御レジスタ値（データ１）が伝送
される。データ１はデータ・ラッチ６４で一旦保持され
る。但し、この時点では、Ｉ／Ｏアドレス（Ｓ１'）及
びコマンド（Ｓ２'）のヒットにより既に制御回路９１
が活動化しており、ＤＥＶＳＥＬ＃及びＴＲＤＹ＃は主
ＰＣＩバス１６からは切り離されている。制御回路９１
は、アドレス・デコーダ６３によりアドレス・ヒットが
検出されたこと（すなわち、信号Ｓ１'が活動化したこ
と）に応答して、主ＰＣＩバス１６上にＰ＿ＤＥＶＳＥ
Ｌ＃を伝送する。但し、制御回路９１は、この時点では
Ｐ＿ＴＲＤＹ＃を出力しない。そして、第１のＤＭＡコ
ントローラがＤＥＶＳＥＬ＃及びＴＲＤＹ＃をインアク
ティブ（すなわちハイ状態）に戻してデータの出力を止
めた後は、ＡＤ（３１：０）はデータ不確定フェーズが
続く。

【０１３３】一方、２次ＰＣＩバス５０上では、遅延時
間の後に主ＰＣＩバス１６と同じバス・サイクルが開始
する。遅延時間は、ターゲット／マスタ・ステート・マ
シン８５，８６の通過に伴うものである（前述）。同図
中の接頭詞"Ｓ＿"は、遅延時間を含んだ２次側（Second
ary）のバス・シグナルを意味している。第２のＤＭＡ
コントローラは、Ｓ＿ＡＤ（３１：０），Ｓ＿Ｃ／ＢＥ
（３：０）（図示しない），Ｓ＿ＦＲＡＭＥ＃，及びＳ
＿ＩＲＤＹ＃に応答して、比較的遅いタイミングでＳ＿
ＤＥＶＳＥＬ＃及びＳ＿ＴＲＤＹ＃をアクティブ（すな
わちロー状態）にするとともに、Ｉ／Ｏリード・データ
を出力する。但し、この時点では既に制御回路９１は活
動しており、Ｓ＿ＤＥＶＳＥＬ＃及びＳ＿ＴＲＤＹ＃は
２次ＰＣＩバス５０からは切り離されている。

【０１３４】ここで、第２のＤＭＡコントローラが出力
するＩ／Ｏリード・データは、データ・ラッチ６９に一
旦保持される。次いで、マルチプレクサ７０は、データ
・ラッチ６９に保持されたデータを、データ・ラッチ６
４に保持されているデータ１とともにマルチプレクスす
る。マルチプレクスされたデータは、データ２として、
主ＰＣＩバス１６中のＡＤ（３１：０）に伝送される。
このマルチプレクス動作は、マルチプレクサ７０がシス
テム構成レジスタ７９中のＤＭＡマップ・レジスタの内
容に従って行う（Ｅ−３項参照）。

【０１３５】次いで、制御回路９１は、第２のコントロ
ーラからもＴＲＤＹ＃（Ｓ＿ＴＲＤＹ＃）を受信する
と、主ＰＣＩバス１６上にもＰ＿ＴＲＤＹ＃を出力す
る。そして、イニシエータは、データ２を受信すると、
Ｉ／Ｏライト・サイクルを完結すべく、ＩＲＤＹ＃をイ
ンアクティブ（すなわちハイ状態）にするとともに、バ
イト・イネーブル値の出力を止める。

【０１３６】Ｅ−３．データ２のマルチプレクス・オペ
レーション ＰＣＩバス上では、２ワード（すなわち４バイト）単位
でデータ転送が行われる。但し、この４バイトの中に
は、複数の制御レジスタ・フィールドが混在している。
例えばＤＭＡレジスタ２の下位４バイトは、ＤＭＡチャ
ネル０とＤＭＡチャネル１に分け与えられている（表１
参照）。

【０１３７】一方、システム・コンフィギュレーション
上の制約により、各ＤＭＡチャネルは第１及び第２のＤ
ＭＡコントローラで重複して使用されることはない。例
えば、ＤＭＡチャネル０は第２のＤＭＡコントローラ
で、ＤＭＡチャネル１は第１のＤＭＡコントローラで使
用されるという具合に、各ＤＭＡチャネルはいずれか一
方のＤＭＡコントローラにしか利用されない（あるいは
全く利用されない）。そして、各ＤＭＡチャネルの使用
状況は、システム構成レジスタ７９中のＤＭＡマップ・
レジスタに格納されている（前述）。

【０１３８】マルチプレクサ７０は、まず、システム構
成レジスタ７９にアクセスして、ＤＭＡマップ・レジス
タの内容を取得する。そして、Ｉ／Ｏリード・アクセス
されている４バイトのうち、第１のＤＭＡコントローラ
が使用しているＤＭＡチャネルに関連するバイト／ビッ
ト・フィールドについては、データ・ラッチ６４に保持
されたデータ１（すなわち第１のＤＭＡコントローラか
らのＩ／Ｏリード・データ）から取得する。また、第２
のＤＭＡコントローラが使用しているＤＭＡチャネルに
関連するバイト・フィールドについては、データ・ラッ
チ６９に保持された第２のＤＭＡコントローラからのＩ
／Ｏリード・データから取得する。次いで、取得した各
バイト（ビット）・フィールドのデータ同士をマルチプ
レクスして、主ＰＣＩバス１６のＡＤ（３１：０）上に
送出する。

【０１３９】このようなマルチプレクス手順を経ること
により、データ２（すなわち最終的なＩ／Ｏリード・デ
ータ）の各バイト（ビット）・フィールドには、使用中
のＤＭＡチャネルの制御レジスタ値が必ず取り込まれる
ことになる。例えば第２のＤＭＡコントローラがＤＭＡ
チャネル０を使用している場合、ＤＭＡレジスタ１の下
位４バイトをＩ／Ｏリードすれば、その下位第１及び第
２バイトには第２のＤＭＡコントローラからのＩ／Ｏリ
ード・データが取り込まれていることになる。

【０１４０】したがって、ＣＰＵ１１（より具体的には
ＤＭＡ転送を制御するＢＩＯＳ又はデバイス・ドライ
バ）は、意味のある制御内容を取得でき、的確なＤＭＡ
制御を実行できる訳である。

【０１４１】Ｆ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。例えば、単一のＩ／Ｏアドレス空間上に複
数のデバイスが割り当てられた他の場合であっても、本
発明に依れば、該複数のデバイスに好適にＩ／Ｏアクセ
スすることができる。

【０１４２】要するに、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。

【０１４３】なお、本明細書中で記述されたＩ／Ｏポー
トの予約内容等は、ＩＢＭ ＰＣ／ＡＴの標準に基づく
ものである。

【０１４４】

【発明の効果】以上詳記したように、本発明によれば、
ドッキング・ステーションに装着可能な優れた情報処理
システム及びその制御方法を提供することができる。

【０１４５】また、本発明によれば、ドッキング・ステ
ーションに装着した間であっても正確にＤＭＡ転送を行
える情報処理システム及びその制御方法を提供すること
ができる。

【０１４６】また、本発明によれば、自システム内及び
ドッキング・ステーションの双方にＤＭＡコントローラ
が並存する場合であっても正確にＤＭＡ転送を行える情
報処理システム及びその制御方法を提供することができ
る。

【０１４７】また、本発明によれば、並存する各ＤＭＡ
コントローラが同一のＩ／Ｏアドレスを割り当てられて
いる場合であっても、好適にＤＭＡ転送を行える情報処
理システム及びその制御方法を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施に供されるパーソナル・
コンピュータ（ＰＣ）１００及びドッキング・ステーシ
ョン２００のハードウェア構成を示した図である。

【図２】図２は、ＰＣＩバス上で発生するライト・サイ
クルをタイミング・チャートの形態で示した図である。

【図３】図３は、ＰＣＩバス上で発生するリード・サイ
クルをタイミング・チャートの形態で示した図である。

【図４】図４は、バス接続制御装置６０のうちＰＣＩ−
ＰＣＩブリッジ機能部分のハードウェア構成要素を示し
た図である。

【図５】図５は、バス接続制御装置６０のうち仮想ター
ゲット機能部分のハードウェア構成要素を示した図であ
る。

【図６】図６は、本発明によるＤＭＡコントローラへの
Ｉ／Ｏライト・オペレーションをタイミング・チャート
の形態で示した図である。

【図７】図７は、本発明によるＤＭＡコントローラへの
Ｉ／Ｏリード・オペレーションをタイミング・チャート
の形態で示した図である。

【図８】図８は、ＰＣのハードウェア構成を概略的に示
した図である。

【図９】図９は、ＰＣＩバスのバス拡張機能を備えたド
ッキング・ステーション、及びこれにドッキングされた
ノートブック・コンピュータのハードウェア構成を概略
的に示した図である。

【図１０】図１０は、２個以上ＤＭＡコントローラが同
一のＩ／Ｏアドレスに割り当てられている様子を概念的
に示した図である。

【符号の説明】

１１…ＣＰＵ、１２…プロセッサ・バス、１３…Ｌ２キ
ャッシュ、１４，５１…ブリッジ回路（ホスト−ＰＣＩ
ブリッジ）、１５…メイン・メモリ、１６…（主）ＰＣ
Ｉバス、１７…ビデオ・コントローラ、１８…ＶＲＡ
Ｍ、１９…ＬＣＤ、２０…ブリッジ回路（ＰＣＩ−ＩＳ
Ａブリッジ）、２１…ＫＤＤ、２２…（主）ＩＳＡバ
ス、２３…Ｉ／Ｏコントローラ、２４…ＫＭＣ、２６…
キーボード、２７…マウス、２８…ＲＯＭ、２９…ＩＳ
Ａデバイス、５０…（２次）ＰＣＩバス、５２…ＰＣＩ
デバイス、５３…（２次）ＩＳＡバス、５４…ＩＳＡデ
バイス、６０…バス接続制御装置、６１，６６，７１，
７５，８１，８４…Ｉ／Ｏバッファ、６２，６７…アド
レス・ラッチ、６３，６８…アドレス・デコーダ、６
４，６９…データ・ラッチ、６５，７０，７４，７８…
ＭＵＸ、７２，７６…コマンド・ラッチ、７３，７７…
コマンド・デコーダ、８２…主ＰＣＩターゲット・ステ
ート・マシン、８３…２次ＰＣＩマスタ・ステート・マ
シン、８５…２次ＰＣＩターゲット・ステート・マシ
ン、８６…主ＰＣＩマスタ・ステート・マシン、９１…
制御回路、９２…スイッチ回路、１００…パーソナル・
コンピュータ、２００…ドッキング・ステーション。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 政義 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 中野 正剛 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内

Claims (21)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと１以上の周辺機器を含み、且つＣ
   ＰＵは各周辺機器の制御レジスタにそれぞれ固有のＩ／
   Ｏアドレスを割り当てることにより周辺機器を制御する
   タイプの情報処理システムにおいて、さらに、 所定のＩ／Ｏアドレスを割り当てられた第１のＤＭＡコ
   ントローラと、 前記所定のＩ／Ｏアドレスを割り当てられた第２のＤＭ
   Ａコントローラと、 前記所定のＩ／ＯアドレスへのＩ／Ｏアクセス要求が発
   生したときは前記第１及び第２のＤＭＡコントローラに
   代行して前記ＣＰＵに応答する制御回路と、を含むこと
   を特徴とする情報処理システム
2. 【請求項２】Ｉ／Ｏアクセス方式でＣＰＵが周辺機器を
   制御するタイプの情報処理システムにおいて、(a) 前記
   ＣＰＵと前記周辺機器とを連絡し、コマンド送付側機器
   がイニシエータ・レディ信号を活動化させるとともにコ
   マンド受信側機器がデバイス・セレクト信号及びターゲ
   ット・レディ信号を活動化させることによってハンドシ
   ェイクするタイプのバスと、(b) 前記バスに接続され、
   所定のＩ／Ｏアドレスを割り当てられた第１のＤＭＡコ
   ントローラと、(c) 前記バスに接続され、前記所定のＩ
   ／Ｏアドレスを割り当てられた第２のＤＭＡコントロー
   ラと、(d) 前記第１のＤＭＡコントローラから出力され
   るデバイス・セレクト信号線及びターゲット・レディ信
   号線を接続・切り離しするための第１の接続・切り離し
   手段と、(e) 前記第２のＤＭＡコントローラから出力さ
   れるデバイス・セレクト信号線及びターゲット・レディ
   信号線を接続・切り離しするための第２の接続・切り離
   し手段と、(f) 前記バスに接続されるとともに、前記第
   １及び第２のＤＭＡコントローラから出力される各デバ
   イス・セレクト信号線及びターゲット・レディ信号線を
   入力し、バス上に発生したＩ／Ｏアクセス動作に応じて
   前記第１及び第２の接続・切り離し手段の開閉動作を制
   御するための制御回路と、を含むことを特徴とする情報
   処理システム
3. 【請求項３】前記制御回路は、前記バス上で前記ＤＭＡ
   コントローラに割り当てられた所定のＩ／Ｏアドレスに
   アクセスするバス・サイクルの間は、前記第１及び第２
   の接続・切り離し手段を切り離す、ことを特徴とする請
   求項２に記載の情報処理システム
4. 【請求項４】前記制御回路は、前記バス上で前記ＤＭＡ
   コントローラに割り当てられた所定のＩ／Ｏアドレスへ
   のアクセスが発生したときには、前記第１及び第２の接
   続・切り離し手段を切り離すとともに前記バス上でデバ
   イス・セレクト信号を活動化させ、且つ、前記第１及び
   第２のＤＭＡコントローラの双方がターゲット・レディ
   信号を出力したことに応答して前記バス上でターゲット
   ・レディ信号を活動化させる、ことを特徴とする請求項
   ２に記載の情報処理システム
5. 【請求項５】前記バス上で前記ＤＭＡコントローラに割
   り当てられた所定のＩ／Ｏアドレスへのアクセスがライ
   ト・アクセスの場合、前記第１及び第２のＤＭＡコント
   ローラは前記バスを介して受信した書き込みデータをそ
   れぞれ自己の制御レジスタにそのまま書き込む、ことを
   特徴とする請求項４に記載の情報処理システム
6. 【請求項６】前記バス上で前記ＤＭＡコントローラに割
   り当てられた所定のＩ／Ｏアドレスへのアクセスがリー
   ド・アクセスの場合、前記制御回路は、前記第１及び第
   ２のＤＭＡコントローラの各々の制御レジスタの内容を
   多重化して前記バス上に送出する、ことを特徴とする請
   求項４に記載の情報処理システム
7. 【請求項７】前記多重化は、前記第１及び第２のＤＭＡ
   コントローラの各チャネルの使用状況に応じて行う、こ
   とを特徴とする請求項６に記載の情報処理システム
8. 【請求項８】前記制御回路は、前記バス上で前記ＤＭＡ
   コントローラに割り当てられた所定のＩ／Ｏアドレスへ
   のアクセスが発生したときには、前記第１及び第２のＤ
   ＭＡコントローラの双方がターゲット・レディ信号を出
   力するまでは、前記バス上でターゲット・レディ信号を
   活動化させないことにより該アクセス・サイクルを終了
   させない、ことを特徴とする請求項２に記載の情報処理
   システム
9. 【請求項９】前記バスはＰＣＩ（Peripheral Component
   Interconnect）バスであることを特徴とする請求項２
   に記載の情報処理システム
10. 【請求項１０】Ｉ／Ｏアクセス方式で周辺機器を制御す
    るタイプのＣＰＵと、１以上の周辺機器と、前記ＣＰＵ
    と前記周辺機器とを連絡し、コマンド送付側機器がイニ
    シエータ・レディ信号を活動化させるとともにコマンド
    受信側機器がデバイス・セレクト信号及びターゲット・
    レディ信号を活動化させることによってハンドシェイク
    するタイプのバスと、前記バスに接続され且つ所定のＩ
    ／Ｏアドレスを割り当てられた第１のＤＭＡコントロー
    ラと、前記バスに接続され且つ前記所定のＩ／Ｏアドレ
    スを割り当てられた第２のＤＭＡコントローラと、を含
    む情報処理システムの制御方法において、(a) 前記ＣＰ
    Ｕが前記所定のＩ／Ｏアドレスにアクセスを開始する段
    階と、(b) 該アクセスの開始に応答して前記バス上でデ
    バイス・セレクト信号を活動化させる段階と、(c) 前記
    第１及び第２のＤＭＡコントローラの双方がターゲット
    ・レディ信号を出力したことに応答して前記バス上でタ
    ーゲット・レディ信号を活動化させる段階と、を特徴と
    する情報処理システムの制御方法
11. 【請求項１１】前記所定のＩ／Ｏアドレスへのアクセス
    がライト・アクセスの場合、前記第１及び第２のＤＭＡ
    コントローラは前記バスを介して受信した書き込みデー
    タをそれぞれ自己の制御レジスタにそのまま書き込む、
    ことを特徴とする請求項１０に記載の情報処理システム
    の制御方法
12. 【請求項１２】前記所定のＩ／Ｏアドレスへのアクセス
    がリード・アクセスの場合、前記第１及び第２のＤＭＡ
    コントローラの各々の制御レジスタの内容を多重化して
    前記バス上に送出する、ことを特徴とする請求項１０に
    記載の情報処理システムの制御方法
13. 【請求項１３】前記多重化は、前記第１及び第２のＤＭ
    Ａコントローラの各チャネルの使用状況に応じて行う、
    ことを特徴とする請求項１２に記載の情報処理システム
    の制御方法
14. 【請求項１４】前記バスはＰＣＩ（Peripheral Compone
    nt Interconnect）バスであることを特徴とする請求項
    １０に記載の情報処理システムの制御方法
15. 【請求項１５】ＣＰＵはＩ／Ｏアクセス方式により周辺
    機器を制御し、且つ、コマンド送付側機器がイニシエー
    タ・レディ信号を活動化させるとともにコマンド受信側
    機器がデバイス・セレクト信号及びターゲット・レディ
    信号を活動化させることによってハンドシェイクするバ
    スによってＣＰＵと各周辺機器が連絡するタイプの情報
    処理システムにおいて、さらに、(a) 前記バスに接続さ
    れ、所定のＩ／Ｏアドレスを割り当てられた第１の周辺
    機器と、(b) 前記バスに接続され、前記第１の周辺機器
    と同じＩ／Ｏアドレスを割り当てられた第２の周辺機器
    と、(c) 前記第１の周辺機器から出力されるデバイス・
    セレクト信号線及びターゲット・レディ信号線を接続・
    切り離しするための第１の接続・切り離し手段と、(d)
    前記第２の周辺機器から出力されるデバイス・セレクト
    信号線及びターゲット・レディ信号線を接続・切り離し
    するための第２の接続・切り離し手段と、(e) 前記バス
    に接続されるとともに、前記第１及び第２の周辺機器か
    ら出力される各デバイス・セレクト信号線及びターゲッ
    ト・レディ信号線を入力し、バス上に発生したＩ／Ｏア
    クセス動作に応じて前記第１及び第２の接続・切り離し
    手段の開閉操作を制御するための制御回路と、を含むこ
    とを特徴とする情報処理システム
16. 【請求項１６】前記制御回路は、前記バス上で前記第１
    及び第２の周辺機器に割り当てられた所定のＩ／Ｏアド
    レスにアクセスするバス・サイクルの間は、前記第１及
    び第２の接続・切り離し手段を切り離す、ことを特徴と
    する請求項１５に記載の情報処理システム
17. 【請求項１７】前記制御回路は、前記バス上で前記第１
    及び第２の周辺機器に割り当てられた所定のＩ／Ｏアド
    レスへのアクセス要求が発生したときには、前記第１及
    び第２の接続・切り離し手段を切り離すとともに前記バ
    ス上でデバイス・セレクト信号を活動化させ、且つ、前
    記第１及び第２の周辺機器の双方がターゲット・レディ
    信号を出力したことに応答して前記バス上でターゲット
    ・レディ信号を活動化させる、ことを特徴とする請求項
    １５に記載の情報処理システム
18. 【請求項１８】前記制御回路は、前記バス上で前記第１
    及び第２の周辺機器に割り当てられた所定のＩ／Ｏアド
    レスへのアクセス要求が発生したときには、前記第１及
    び第２の周辺機器の双方がターゲット・レディ信号を出
    力するまでは、前記バス上でターゲット・レディ信号を
    活動化させないことにより該アクセス・サイクルを終了
    させない、ことを特徴とする請求項１５に記載の情報処
    理システム
19. 【請求項１９】ＣＰＵはＩ／Ｏアクセス方式によりバス
    接続された周辺機器を制御し、且つ、バス上におけるＣ
    ＰＵと周辺機器との間のハンドシェイキングによって１
    つのバス・サイクルが完結するタイプの情報処理システ
    ムにおいて、さらに、(a) バスに接続され、且つ所定の
    Ｉ／Ｏアドレスを割り当てられた第１の周辺機器と、
    (b) バスに接続され、且つ前記第１の周辺機器と同じＩ
    ／Ｏアドレスを割り当てられた第２の周辺機器と、(c)
    前記第１又は第２の周辺機器にＩ／Ｏアクセスするため
    のバス・サイクルが開始したときには、前記第１及び第
    ２の周辺機器の双方が前記ＣＰＵとハンドシェイク可能
    な状態になるまでは該バス・サイクルを終了させないた
    めの制御回路と、を含むことを特徴とする情報処理シス
    テム
20. 【請求項２０】Ｉ／Ｏアクセス方式でＣＰＵが周辺機器
    を制御するタイプの情報処理システムにおいて、 (a) 前記ＣＰＵと前記周辺機器とを連絡し、コマンド送
    付側機器がイニシエータ・レディ信号を活動化させると
    ともにコマンド受信側機器がデバイス・セレクト信号及
    びターゲット・レディ信号を活動化させることによって
    ハンドシェイクするタイプの第１のバスと、 (b) 前記第１のバスに接続され、所定のＩ／Ｏアドレス
    を割り当てられた第１の周辺機器と、 (c) 前記ＣＰＵと前記周辺機器とを連絡し、コマンド送
    付側機器がイニシエータ・レディ信号を活動化させると
    ともにコマンド受信側機器がデバイス・セレクト信号及
    びターゲット・レディ信号を活動化させることによって
    ハンドシェイクするタイプの第２のバスと、 (d) 前記第１のバスと前記第２のバスを非同期的に双方
    向接続するためのバス接続手段と、 (e) 前記第２のバスに接続され、前記所定のＩ／Ｏアド
    レスを割り当てられた第２の周辺機器と、 (f) 前記第１の周辺機器から出力されるデバイス・セレ
    クト信号線及びターゲット・レディ信号線を接続・切り
    離しするための接続・切り離し手段と、 (g) 前記第１のバス上で前記所定のＩ／Ｏアドレスへの
    アクセスが発生したときには、(g-1) 該アクセスの発生
    に応答して前記第１のバス上でデバイス・セレクト信号
    を活動化させ、(g-2) 該バス・サイクルの終了までは前
    記接続・切り離し手段を切り離すとともに、(g-3) 前記
    第２の周辺機器からのターゲット・レディ信号に応答し
    て前記第１のバス上でターゲット・レディ信号を活動化
    させて該バス・サイクルを終了させる、制御回路と、を
    含むことを特徴とする情報処理システム
21. 【請求項２１】前記第１及び第２のバスは、ＰＣＩ（Pe
    ripheral Component Interconnect）バスであることを
    特徴とする請求項２０に記載の情報処理システム