JP2571673B2 - 多重化バスを有する情報処理システムでバック・ツー・バック・データ転送を提供する方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には情報処理シ
ステムに関し、具体的には、データがその上で多重化さ
れる、情報処理システム中のバス上でのバック・ツー・
バック・データ転送を提供する方法および装置に関す
る。

【０００２】

【従来の技術】情報処理システムは通常、主要構成要素
として中央演算処理装置（ＣＰＵ）を有する。中央演算
処理装置は、システム中のすべての通信を方向付けし、
情報処理システムによって実行されるすべてのコマンド
の調和をはかる。情報処理システムは通常、バスと呼ば
れる物理接続装置のネットワークも有する。このネット
ワークは、ＣＰＵを任意の数の周辺装置に接続して、Ｃ
ＰＵが該周辺装置と通信できるようにする。

【０００３】情報処理システムで使用される１つのバス
・タイプは多重化バスである。多重化バスは、それぞれ
異なる情報を含み、同じ通信線上で動作する、異なる信
号を有する。たとえば、多重化バスでは、特定のレジス
タ・アドレスを示す情報と、そのレジスタ・アドレスか
ら読み取るべきあるいは該アドレスに書き込むべきデー
タ情報とを、同じ通信線上で多重化することができる。
これに対し、非多重化バスまたは並列バスは、アドレス
情報用とデータ用の別々の２種類の通信線を有する。

【０００４】多重化バスは、必要とする面積が並列バス
よりもはるかに少ないという点で、並列バスよりも有利
である。各通信線が複数の信号を送ることができるの
で、多重化バスが必要とする通信線の量は並列バスの約
半分である。さらに、多重化バスと互換性のある周辺装
置が必要とするバスとの接続点またはピンは、並列バス
と互換性のある装置の約半分である。したがって、多重
化バスの全体的な寸法は、並列バスより小さく、多重化
バスと共に使用される周辺装置も、並列バスと共に使用
される装置より小さい。したがって、このような小型の
ハードウェア装置が情報処理システム全体で必要とする
空間は、並列バスを使用するシステムより少ない。その
ようなシステムでは常に空間が貴重なので、多重化バス
は並列バスよりも有利である。

【０００５】しかし、情報処理システムで多重化バスを
使用すると、システムの構成要素がバスの使用を求めて
競合するという別の問題が発生する。情報処理システム
の構成要素とは、ＣＰＵ、周辺装置、およびシステム中
のバス上に情報を送信し、あるいは該バスから情報を受
信できる他のハードウェア装置である。任意のある時点
で特定のバスの１本の通信線上で情報を送信できるシス
テム中の構成要素は１つだけである。実際には、ある構
成要素が、他の構成要素が通信線を使用している間に該
線上での情報の送信を試みる場合、情報処理システムに
電気的損傷が発生する。したがって、多重化バス上では
線が少なく、これらの線のそれぞれが複数の信号を送る
ので、情報処理システムの構成要素は常にバスの通信線
の制御を得るために相互に競合する。この競合によって
様々な通信線の使用を待つ構成要素の待ち行列が作成さ
れ、それによって情報処理システムでデータが転送され
る速度が低下する。

【０００６】さらに、ある構成要素が通信線上での情報
の送信を停止すると、通信線がターンアラウンド（送受
反転）サイクルと呼ばれる停止期間を完了しないかぎ
り、その通信線を他の構成要素が使用することはできな
い。ターンアラウンド・サイクル中には、通信線は停止
し、どの構成要素からの新しい情報の受入れも拒否す
る。バスは、ターンアラウンド・サイクル中、基本的に
動作不能である。多重化バス上でターンアラウンド・サ
イクルが必要なのは、２つの装置がバス上で同時に情報
を送信して上述の電気的損傷を発生させることのないよ
うにするためである。ターンアラウンド・サイクルによ
って、多重化バスの速度はさらに低下する。

【０００７】速度の低下は、多重化バスの欠点である。
多重化バス上でのデータ転送速度を高めるための様々な
技術を実施することが望ましい。

【０００８】

【発明が解決しようとする課題】多重化バスの速度を高
めるために使用できる１つの技術は、ある種のデータ転
送でターンアラウンド・サイクルをなくして、データ転
送を「バック・ツー・バック（back-to-back）」で実行
できるようにすることである。したがって、ある種のタ
ーンアラウンド・サイクルをなくしたバック・ツー・バ
ック・データ転送を提供する方法および装置が必要であ
る。

【０００９】

【課題を解決するための手段】したがって、本発明は情
報処理システム中のバス上でバック・ツー・バック転送
を行うための装置を提供する。本発明の装置は、第１の
アドレス値および第２のアドレスがある範囲内にあるか
どうかを判定するための検出器と、検出器に接続され
た、装置が第２のアドレスを生成するまで第１のアドレ
スを記憶するための第１のレジスタと、検出器に接続さ
れた、範囲の値を記憶するための第２のレジスタと、第
１のアドレスと第２のアドレスがその範囲内にあると検
出器が判定した場合にターンアラウンド・サイクルなし
で周辺バス上で第２のアドレスをドライブするための、
転送状態論理機構とを含む。これによって、バック・ツ
ー・バック転送が実行される。

【００１０】

【実施例】図１乃至図３は、マルチバス情報処理システ
ム１０であり、（i）システム・バス（Ｓ−バス）１６
を介してシステム・バス装置１４へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体１２、及び（ii）主
ＰＣＩバス２２を介してシステム・バス装置の１つであ
る主ＰＣＩホスト・ブリッジ２０に接続される主ＰＣＩ
装置１８から構成されている。図１乃至図３に示された
プロセッサ、キャッシュ及びメモリの複合体１２、シス
テム・バス装置１４、主ＰＣＩ装置１８、及び他の構成
要素については、以下により詳細に記述する。

【００１１】プロセッサ、キャッシュ及びメモリの複合
体１２は、中央演算処理装置（ＣＰＵ）２４、自己検査
回路２６、デュアルバスメモリ制御装置２８、ＣＰＵキ
ャッシュ３０、及びベースシステムメモリ３２からな
る。好適例におけるＣＰＵ２４は、Ｉｎｔｅｌ，Ｉｎ
ｃ．からｉ４８６TMの製品名で市販されている３２ビッ
トマイクロプロセッサであるが、システム１０は他の形
のＣＰＵ、特に他のｘ８６形のマイクロプロセッサを用
いても実施可能である。自己検査回路２６は、ＣＰＵ２
４の起動時の組込み検査（built-in-self-test：ＢＩＳ
Ｔ）機能を与える。自己検査回路はまた、各システム・
バス装置１４内に組込み可能ないずれの自己検査機能を
も制御する。

【００１２】ＣＰＵ２４は、ＣＰＵローカル・バス３４
により自己検査回路２６及びメモリ制御装置２８へ接続
される。メモリ制御装置２８は、ベースシステムメモリ
・バス３６によりベースシステムメモリ３２へ接続され
る。メモリ制御装置２８は、ベースシステムメモリ・バ
スを介してベースシステムメモリ３２に対する読取り及
び書込み動作を制御する。これらの動作は、ＣＰＵロー
カル・バス３４を介してＣＰＵ２４により開始される
か、又はシステム・バス１６を介してシステム・バス装
置１４により開始される。メモリ制御装置は２つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス３６及びＣＰＵローカル・バス３４を介す
る動作は同時に管理可能である。ＣＰＵローカル・バス
３４、ベースシステムメモリ・バス３６及びシステム・
バスは３２ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス（図１乃至
図３中の「Ｄ」、「Ａ」及び「Ｃ」）からなる。

【００１３】ベースシステムメモリ３２はシステムワイ
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。ＣＰＵキャッシュ３０
は、ベースシステムメモリ３２又はシステム１０の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたＩ／Ｏ装置に設置
することができる。ＣＰＵキャッシュ３０は、ランダム
アクセスメモリ（ＲＡＭ、図示せず）を有しており、Ｃ
ＰＵ２４により頻繁にアクセスされるベースシステムメ
モリ３２のアドレス場所を一時的に記憶するために用い
られる。ＣＰＵ２４は、ＣＰＵキャッシュ３０内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ３２内に記憶された情報へのアクセスはメモリ制御
装置２８により処理されなければならない。

【００１４】ベースシステムメモリ３２への全てのアク
セスは、ベースシステムメモリ・バス３６を介してメモ
リ制御装置２８により制御される。メモリ制御装置はベ
ースシステムメモリ３２へのシステムメモリ・サイクル
を開始する。このサイクルの間、ＣＰＵ２４又はシステ
ム・バス装置１４の中の１つのいずれかが、メモリ制御
装置２８を介してベースシステムメモリへのアクセスを
行う。ＣＰＵ又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているＣＰＵ（ローカル・バス）動作がＩ／
Ｏサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置１４によるアクセスのためにシステ
ム・バス１６上へ情報を伝送する。もしそのＩ／Ｏサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのＩ／Ｏ動作が主ＰＣＩ装置
１８を目的とする場合、ＰＣＩホスト・ブリッジ２０が
デコード命令によりメモリ制御装置に対して応答し、適
切な主ＰＣＩ装置に対してＩ／Ｏサイクルを送る。

【００１５】システム・クロック・モジュール３８は、
システム・バス装置１４のために１つのクロックを与
え、ＣＰＵ２４に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は３３ＭＨｚで動作する。ＣＰＵ２４に与えられる２つ
の信号は、それぞれ３３ＭＨｚ及び６６ＭＨｚで動作す
る。ＣＰＵ２４は、内部では６６ＭＨｚで動作するがＣ
ＰＵローカル・バス３４を介しては３３ＭＨｚで通信す
るために、２つのクロック信号を必要とする。

【００１６】プロセッサ、キャッシュ及びメモリの複合
体１２とシステム・バス装置との間の通信は、メモリ制
御装置２８により３２ビットのシステム・バス１６を介
して管理される。図１乃至図３の好適例に示すように、
システム・バスには、直接メモリアクセス（ＤＭＡ）制
御装置４０、システム調停制御ポイント（ＳＡＣＰ）４
２、入出力（Ｉ／Ｏ）制御装置４４、ＰＣＭＣＩＡ制御
装置４６、及びパワー管理制御装置４８もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置４８にパワー管理マイクロ制御
装置５０を任意に接続してもよい。システム・バス１６
上のＤＭＡ制御装置４０とＩ／Ｏ制御装置４４との中間
にバッファ５２が設けられている。しかしながら、図１
乃至図３のように、図示のもの以外の他のシステム・バ
ス装置１４をシステム・バス１６に接続できるように考
慮されている。

【００１７】ＰＣＭＣＩＡ制御装置４６は、ＰＣＭＣＩ
Ａカード・スロット５４に直接接続される。周辺Ｉ／Ｏ
装置５６は、バッファ５８によりＰＣＭＣＩＡカード・
スロット５４へ接続される。アドレス・ラッチ５７は、
バッファ５８と周辺Ｉ／Ｏ装置５６との中間に設けられ
る。周辺Ｉ／Ｏ装置５６はＩ／Ｏ制御装置４４により制
御される。Ｉ／Ｏ制御装置には、日時クロック６０及び
ＲＡＭモジュール６２が取付けられる。Ｉ／Ｏ制御装置
４４は、マウス・ポート６４、シリアル・ポート６６、
パラレル・ポート６８及びキーボード・ポート７０を含
む様々なポートをサポートする。

【００１８】システム・バス１６上のシステム・バス装
置１４をサポートする以外に、システム１０はまた、第
２の高速高バンド幅のバスをもサポートする。それは好
適例では主ＰＣＩバス２２である。システム１０内の主
ＰＣＩ装置１８は、主ＰＣＩバス２２を介して互いに通
信する。ＰＣＩバス２２は、ＰＣＩと呼ばれる新しいバ
ス・アーキテクチャを備えている。主ＰＣＩバス２２
は、高性能バスである。すなわち、主ＰＣＩバス２２
は、比較的短時間に大量のデータ転送、すなわち毎秒最
大１２０メガバイトのデータ転送を行う。ＰＣＩバスが
このように高レベルの性能を達成するのは、１つには、
これをＳバス１４などの他の高速バスに直接リンクする
ことができ、したがってＣＰＵ２４または他のＳバス装
置１４と主ＰＣＩ装置１８の間で高速データ転送が提供
できるからである。実際に、ある種のグラフィクス・パ
ッケージなどいくつかの高集積度装置を操作するには、
ＰＣＩバス２２などの高性能バスを介してＳバスなどの
システム・バスに直接リンクする必要がある。

【００１９】また、ＰＣＩバス・アーキテクチャは、接
続された周辺装置を操作するのに「グルー・ロジック
（付加的な論理回路）」を必要としない。他のバス用の
グルー・ロジックは通常、周辺装置とバスの中間に設置
されたデコーダ、バッファ、ラッチなどの様々なハード
ウェア構成要素から構成される。

【００２０】主ＰＣＩバス２２は３３ＭＨｚの同期クロ
ック信号に基づいて動作し、ＰＣＩバスを介して送信さ
れるデータの文字列は長さ３２ビットである。ＰＣＩバ
ス上の３２ビット・データ文字列をダブル・ワード（Ｄ
ＷＯＲＤ）と呼ぶ。ダブルワードはそれぞれ８ビットの
データから成る４バイトずつに分割される。

【００２１】ＰＣＩバスによって搬送されるアドレス情
報およびデータ情報は１つの信号に多重化される。多重
化によってアドレス線とデータ線を別々にする必要がな
くなり、そのためＰＣＩ環境で必要とされる信号数は、
他のバス・アーキテクチャよりも少なくなる。ＰＣＩバ
ス・アーキテクチャで必要とされる信号の数は４５ない
し４７であるが、標準の非多重化バスでは通常この２倍
必要である。したがって、信号の数が減るので、ＰＣＩ
バスにリンクされた装置をサポートするのに必要なピン
の数もそれに対応する量だけ少なくなる。したがって、
ＰＣＩアーキテクチャは、集積度の高いデスクトップ・
コンピュータ・システムに特に適合している。

【００２２】ＰＣＩバス・アーキテクチャの構造および
動作の詳細な説明は、例えば１９２２年６月２２日発行
の"Peripheral Component Interconnect (PCI) Revisio
n 1.0 Specification"と、１９９２年１１月１日発行
の"Preliminary PCI System Design Guide"revision 0.
6と、１９９２年１１月６日発行の"Peripheral Compone
nt Interconnect (PCI) Add-in Board/Connector Adden
dum"（草案）等に記載されている。これらの文献はすべ
て、PCI Special Interest Groupから発行されたもので
ある。

【００２３】システム１０中の主ＰＣＩ装置１８は主Ｐ
ＣＩバス２２を介して相互に通信する。主ＰＣＩ装置は
それ自体がＳバス上に常駐するＳバス装置であるＰＣＩ
ホスト・ブリッジ２０によって、ＣＰＵ、キャッシュお
よびメモリ複合体１２、ならびにＳバス１６上に常駐す
る他のＳバス装置１４と通信する。ＰＣＩホスト・ブリ
ッジ２０はこのとき、Ｓ（システム）バス１６と主ＰＣ
Ｉバス２２の間のインタフェースとして働き、これら２
本のバスとこれらのバス上に常駐する周辺装置の間の有
効な通信手段を提供する。

【００２４】ＰＣＩホスト・ブリッジ２０は、ＣＰＵ
（プロセッサ）２４または他のＳバス装置１４が、主Ｐ
ＣＩ装置１８またはそれに接続された装置に直接アクセ
スできるようにするための低待ち時間相互接続機構であ
る。ＰＣＩホスト・ブリッジ２０は、主ＰＣＩ装置また
はそれに接続された装置がベースシステム・メモリ３２
に迅速かつ直接にアクセスできるようにする高性能経路
も提供する。さらに、ＰＣＩホスト・ブリッジ２０は、
Ｓバス１６と主ＰＣＩバス２２の間でデータを転送でき
るように、これらのバスの間のインタフェースを提供す
るのに必要なすべてのハードウェアを提供する。

【００２５】主ＰＣＩバス２２は、ＰＣＩ互換性のある
様々な装置をサポートすることができる。図３に示すよ
うに、これらの装置にはグラフィクス制御装置７２、シ
リアルＳＣＳＩ（小型コンピュータ・システム・インタ
フェース）制御装置７４、ＰＣＭＣＩＡ制御装置７６、
標準バス（たとえば、ＩＳＡまたはＭＩＣＲＯ ＣＨＡ
ＮＮＥＬ（"ＭＣ−Ａ"））ブリッジ７８、およびＰＣＩ
２次ブリッジ８０が含まれる。ただし、図３に示す主Ｐ
ＣＩバスに接続された装置は、ＰＣＩバス・アーキテク
チャを、したがってここに開示する構成を実施するシス
テムの一例にすぎず、いかなる点でも本発明を制限する
ものではない。

【００２６】グラフィクス制御装置７２は通常、該制御
装置７２がビデオ・フレームをバッファできるようにす
るＶＲＡＭ８２の形のメモリ機能を備えており、ＰＣＩ
バス・アーキテクチャによってサポートされた既知のど
んなグラフィクス・パッケージをも制御することができ
る。ＳＣＳＩ７４は、ＳＣＳＩバス８６に接続されたＳ
ＣＳＩ装置８４と主ＰＣＩバス２２との間のインタフェ
ースとして働き、ＰＣＩバス・アーキテクチャによって
サポートされるどんなＳＣＳＩ装置をも制御することが
できる。ＰＣＭＣＩＡ制御装置７６は、カード・スロッ
ト８８に接続され、該スロット８８を制御する。

【００２７】標準バス・ブリッジ７８は、標準（たとえ
ばＭＣ−ＡまたはＩＳＡ）バス９２に接続された入出力
装置９０と主ＰＣＩバス２２の間のインタフェースとし
て働く。ＭＣ−Ａバージョンの標準バス・ブリッジ７８
のアーキテクチャは、ＩＢＭに譲渡された以下の関連諸
出願の主題となっている。

【００２８】２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０に接続されている。
任意の数の識別されない２次ＰＣＩ装置９４を２次ＰＣ
Ｉバス９６に接続することができる。ＰＣＩ２次ブリッ
ジ８０は、２次ＰＣＩバス９６に接続された任意の数の
ＰＣＩ装置９４と主ＰＣＩバス２２の間のインタフェー
スとして働く。

【００２９】コンピュータ・システム１０全体に他のＰ
ＣＩバスが存在しなくても、ＰＣＩバス・アーキテクチ
ャと互換性のある任意の数の周辺装置を主ＰＣＩバス２
２上に配置することができる。すなわち、ＰＣＩバス９
６の他に、同数の別々のＰＣＩ２次ブリッジ８０を介し
て主ＰＣＩバス２２に接続された任意の数の２次ＰＣＩ
バスによって、任意の数のＰＣＩ周辺装置を主ＰＣＩバ
ス２２に接続することができる。各２次ＰＣＩバスに
は、ＰＣＩ２次ブリッジを介して任意の数の追加ＰＣＩ
バスを接続することもでき、これらの「３次」ＰＣＩバ
スには、さらに別のＰＣＩバスを様々な組合せで接続す
ることができる。同様に、各ＰＣＩバスには、任意の数
のＰＣＩ装置を接続することができる。２つのＰＣＩバ
スの間の各接続は、ブリッジ８０と同じＰＣＩ２次ブリ
ッジを介して行わなければならない。

【００３０】さらに、ＰＣＩホスト・ブリッジ２０と同
じ複数のブリッジをＳバス１６によって駆動することが
できる。次いで、これらのホスト・ブリッジそれぞれ
に、任意の数のＰＣＩバス、ブリッジおよび装置をシス
テム１０の設計者が希望する配列で接続することができ
る。したがって、システム１０のＰＣＩバス・アーキテ
クチャから成る部分を、様々な対等組合せおよび階層組
合せで配列された複数のバスとＰＣＩ周辺装置（以下で
は、一般的にＰＣＩネットワークと呼ぶ）から構成する
ことができる。

【００３１】図４を参照すると、主ＰＣＩバス２２に接
続された周辺装置への２つの連続する書込みサイクル中
の様々なＰＣＩバス信号のタイミング図が示されてい
る。この周辺装置は、グラフィクス制御装置７２でも、
標準バス・ブリッジ７８でも、ＰＣＩバスから駆動でき
る他の周辺装置でもよい。同様に、図４に示した書込み
サイクルは典型的なＰＣＩバス書込みサイクルであり、
主ＰＣＩバス２２に特有のものではない。これらの書込
みサイクルは、２次ＰＣＩバス９６上の書込みサイクル
でも、ＰＣＩネットワーク中の他のＰＣＩバス上での書
込みサイクルでもよい。

【００３２】クロック信号（ＣＬＯＣＫ）は、ＰＣＩネ
ットワーク上でのすべての通信用のタイミングを提供す
る。ＣＬＯＣＫはあらゆるＰＣＩ装置およびすべてのＰ
ＣＩ２次ブリッジへの入力である。ＣＬＯＣＫは同期式
である。すなわち、ＰＣＩアーキテクチャ中のすべての
通信信号が、少なくとも１クロック信号の持続時間を有
し、どのコマンドまたはデータ転送も少なくとも１クロ
ック信号の期間にわたって実行される。図４中の信号
は、縦の破線によって個々の「クロック」に分けられて
いる。各破線は、１クロック持続時間の始めとその直前
のクロック持続時間の終りを表す。各線上の信号は、特
定のクロックの立上りエッジ上でサンプルされ、あるい
は特定のクロックの立上りエッジ上でそのクロックに関
して有効な意味を有する。

【００３３】フレーム信号（ＦＲＡＭＥ）は、ＰＣＩバ
スに接続されたＰＣＩ２次ブリッジまたは周辺装置によ
って使用され、該ブリッジまたは周辺装置が、そのバス
に接続された他のＰＣＩ２次ブリッジまたは周辺装置に
対する通信サイクルまたはアクセスを開始することを示
す。アクセスを開始する周辺装置またはＰＣＩ２次ブリ
ッジをマスタと呼ぶ。アクセス先の装置、構成要素、ま
たはＰＣＩ２次ブリッジをスレーブと呼ぶ。ＰＣＩバス
・アーキテクチャでは、多数の信号は、ローにドライブ
されたとき、イネーブルされあるいは活動化される。Ｆ
ＲＡＭＥはそれらの信号の１つである。したがって、第
２のクロックに示したようにマスタがＦＲＡＭＥをロー
にドライブするとき、マスタは、アクセスを開始してい
ることをスレーブに示す。

【００３４】イニシエータ準備完了信号（ＩＲＤＹ）
も、ローになると活動化され、マスタがデータ転送の開
始の準備ができていることを示す。したがって、マスタ
は、読取りサイクル中にデータを受け入れ、あるいは書
込みサイクル中にスレーブにデータを転送する準備がで
きたとき、ＩＲＤＹをローにドライブする。

【００３５】ターゲット準備完了信号（ＴＲＤＹ）は、
ローに活動化され、スレーブがデータ転送の開始の準備
ができたことを示す。したがって、スレーブは、読取り
サイクル中にマスタからデータを受け入れ、あるいは書
込みサイクル中にマスタにデータを転送する準備ができ
たとき、ＴＲＤＹをローにドライブする。

【００３６】アドレス／データ信号（ＡＤ）は、データ
転送のターゲットのレジスタのアドレスと、転送すべき
データとを１本の線上で多重化して送る。アドレス情報
は、アドレス・フェーズ中に、マスタがＦＲＡＭＥをア
サートする際に、マスタによってＡＤ上でドライブされ
る。アクセスが書込みサイクルかそれとも読取りサイク
ルかに応じてマスタまたはスレーブがデータを提供し、
該データは次いで、アドレス・フェーズの後にＡＤ上で
ドライブされる。アドレス・フェーズは１クロックの持
続時間を有し、データ・フェーズは少なくとも１クロッ
クであるが、データ転送がバースト転送の場合は、１ク
ロックより多くなることがある。

【００３７】バースト転送とは、アドレス・フェーズ中
に１つのアドレスが提供され、その後にいくつかのデー
タ・フェーズが発生する、データ転送である。第１のデ
ータ・フェーズ中には、アドレス・フェーズで提供され
たアドレスにデータが転送され、あるいは該アドレスか
らデータが転送される。その後のデータ・フェーズ中に
は、アドレス・フェーズで提供されたアドレスに順次続
くそれぞれのアドレスでデータ転送が行われる。本明細
書に記載の発明は、バースト転送には適用できず、アド
レス・フェーズとデータ・フェーズが１対１の対応を有
する単一データ転送だけに適用できる。

【００３８】コマンド／バイト・イネーブル信号（Ｃ／
ＢＥ）は、１本の線上で多重化されたＰＣＩバス・コマ
ンドとバイト・イネーブル信号を提供する。バス・コマ
ンドは、マスタがＡＤ上でＦＲＡＭＥおよびアドレス情
報をアサートする際にマスタによってアサートされる。
バス・コマンドは、マスタがどちらのタイプのアクセス
を開始しているかに応じて、読取り（read）コマンドで
も書込み（write）コマンドでもよい。

【００３９】バイト・イネーブル信号は、ＡＤ上でのデ
ータ転送時にＣ／ＢＥ上に存在する。バイト・イネーブ
ル信号は長さが４ビットであり、これら４つのビットは
ビット番号０〜３として識別される。これら４つのビッ
トがすべてローに活動化されるとき、ＡＤ上で転送中の
データの４つのバイトがすべて（すべて３２ビット）イ
ネーブルされ、データ転送時にそれらのバイトが書き込
まれるあるいは読み取られることを示す。４つのビット
のうちの１つがハイ（２進値１）であるとき、ＰＣＩバ
ス上で転送中の対応する４バイト・データのうちの１つ
のバイトがディスエーブルされ、データ転送時に無視さ
れる。

【００４０】図４では、様々な信号のターンアラウンド
・サイクルを円形の矢印で示してある。たとえば、第１
のクロック中は、ＦＲＡＭＥ信号上でターンアラウンド
・サイクルが実行される。これは、ＦＲＡＭＥ信号をド
ライブしているマスタがないことを意味する。

【００４１】第２のクロック中に、マスタはＦＲＡＭＥ
をローにドライブする。これは、マスタがスレーブへの
アクセスを開始することを意味する。ＩＲＤＹおよびＴ
ＲＤＹは、第２のクロック中にターンアラウンド・サイ
クルにある。

【００４２】この時点で、マスタは、ＡＤ線上でのアク
セスのターゲットであるスレーブ中のレジスタのアドレ
スを提供する。同時に、マスタによってＣ／ＢＥ線上で
書込みコマンドが生成される。

【００４３】第３のクロックに移ると、ＦＲＡＭＥが非
アサートされる。これは、アクセスを完了する準備がで
きたことを意味する。マスタはこのとき、ＩＲＤＹ線の
制御を得ており、該線をローにドライブして、データを
スレーブに転送する準備ができていることを示す。スレ
ーブもＴＲＤＹ線の制御を得ており、該線をローに活動
化して、アドレス情報をスレーブ自体内のレジスタのア
ドレスとして既に復号し、そのレジスタでデータを受け
入れる準備ができたことを示す。したがって、第３のク
ロックで、データはＡＤ線上でマスタから、スレーブの
復号されたレジスタへ転送される。Ｃ／ＢＥ線はこのと
き、データが有効かどうかを示す信号をアサートする。

【００４４】第４のクロックで、データ転送が完了した
ので、ＩＲＤＹおよびＴＲＤＹがディアサートされる。
また、ＦＲＡＭＥは、次のデータ転送時に他のマスタに
よってドライブされる可能性があるので、ターンアラウ
ンド・サイクルを通過する。第４のクロックでは、ＡＤ
線およびＣ／ＢＥ線も、次のデータ転送時に他のマスタ
によってドライブされる可能性があるので、ターンアラ
ウンド・サイクルに入る。

【００４５】第５のクロック中は、別の書込みクロック
が開始されているので、タイミング図が繰り返される。
この第２の書込みサイクルは同じマスタでも異なるマス
タでも開始することができる。同様に、書込みサイクル
のターゲットは、同じスレーブでもまったく異なるスレ
ーブでもよい。ＴＲＤＹは、２つの異なるスレーブがそ
れを求めて競合する危険をなくすために、第５のクロッ
クでターンアラウンド・サイクルを通過する。

【００４６】したがって、書込み動作を完了して別のデ
ータ転送を開始できるようになるまでの最短時間はクロ
ック信号３つ分である。これは、様々なＰＣＩ信号線上
でターンアラウンド・サイクル用に１つのクロック信号
を含めなければならないからである。このターンアラウ
ンド・サイクルをなくすことができれば、書込みサイク
ルを完了して他のデータ転送を開始できるようになるま
での最短時間はクロック信号２つ分になる。したがっ
て、書込みサイクルを完了するのに必要なクロック信号
の数が３から２に減り、書込みサイクルの速度が実際上
３３％増すことになる。この速度増加を図５に示す。

【００４７】ここで図５を参照すると、ターンアラウン
ド・サイクルが中間にない２つの書込みサイクル、すな
わち「バック・ツー・バック」書込みサイクル中の様々
なＰＣＩバス信号のタイミング図が示されている。マス
タは、第２のクロックでＦＲＡＭＥをアサートして、第
１の書込みサイクルを開始する。第２のクロックで、ア
ドレス情報および書込みコマンドも、それぞれＡＤ線お
よびＣ／ＢＥ線上でアサートされる。第３のクロック
で、ＩＲＤＹおよびＴＲＤＹがアサートされるので、Ａ
Ｄ線上のアドレス情報に対応するスレーブの特定のレジ
スタにデータが転送される。

【００４８】第４のクロックで、マスタがＦＲＡＭＥ信
号をローにアサートしたとき、別の書込み動作が開始す
る。したがって、第４および第５のクロックで書込み動
作が繰り返され、ＡＤ線は、データをそこに書き込むべ
き異なるアドレスと、書き込むべきおそらく異なるデー
タを供給する。

【００４９】図５に示すように、２つの書込みサイクル
の間のターンアラウンド・サイクルをなくすと、第１の
書込みサイクルはクロック信号２つ分で完了し、その直
後に第２の書込みサイクルを開始することができる。し
たがって、上述の速度上の利点が実現される。

【００５０】バック・ツー・バック・サイクルは、両方
のサイクルで同じマスタが同じスレーブにデータを書き
込むときしか使用できない。両方のサイクルでマスタと
スレーブが共に同じである場合、ＰＣＩバスの通信線の
使用を求めて競合する危険はなくなる。したがって、タ
ーンアラウンド・サイクルの必要はなくなる。

【００５１】さらに、いくつかの連続する書込みサイク
ルで同じマスタが同じスレーブにデータを書き込む場
合、各書込みサイクル対の間でのターンアラウンド・サ
イクルの必要もなくなる。これらの不要なターンアラウ
ンド・サイクルをなくすことができるなら、この一連の
書込みサイクル全体をバック・ツー・バック構成にし
て、データ転送の速度をさらに高めることができる。

【００５２】したがって、マスタは、連続する書込みサ
イクルを同じスレーブに宛てているかどうか判定できる
場合、不要なターンアラウンド・サイクルをなくしてＰ
ＣＩバスの速度を高めることができる。したがって、本
明細書に記載の発明は、連続するサイクルが同じスレー
ブに宛てられることを検出して不要なターンアラウンド
・サイクルをなくす方法および装置を提供する。

【００５３】しかし、読取りサイクルは常に、その間に
ターンアラウンド・サイクルが必要であり、完了するの
に少なくとも３つのクロック信号を必要とする。これ
は、読取りサイクル中にマスタとスレーブが共にＡＤ線
を使用しなければならないからである。

【００５４】ここで、特に図６を参照すると、ある読取
りサイクルと別の読取りサイクルの始めのタイミング図
が示されている。第２のクロックで、マスタはＦＲＡＭ
ＥとＩＲＤＹを共にアサートする。マスタによってＡＤ
上にアドレス情報も供給され、Ｃ／ＢＥ線上で読取りコ
マンドが与えられる。

【００５５】第３のクロック・シーケンスで、ＡＤ線は
ターンアラウンド・サイクルに入らなければならない。
なぜなら、スレーブが、マスタが読取りを要求したデー
タを提供するために、第４のクロック信号中にＡＤ線の
制御を握る必要があるからである。このターンアラウン
ド・サイクルは、ＡＤ線上でのマスタとスレーブの間の
競合をなくすために必要である。データがスレーブから
マスタへ転送される準備ができていないので、第３のク
ロックでＦＲＡＭＥ信号およびＩＲＤＹ信号はローのま
まである。

【００５６】第４のクロック信号で、スレーブはＡＤ線
上でデータを提供し、ＴＲＤＹをアサートする。バイト
・イネーブル信号もＣ／ＢＥ線上でアサートされる。第
４のクロックでＩＲＤＹ信号は依然としてローなので、
読み取るべきデータがスレーブからマスタに転送され
る。第４のクロックで、データ転送が完了するので、Ｆ
ＲＡＭＥがディアサートされる。

【００５７】マスタが第１の読取りサイクルの後に第２
の読取りサイクルを実行しようとする場合、ＡＤ線は、
クロック５に示すように別のターンアラウンド・サイク
ルを通過しなければならない。これによって、ＡＤ線の
制御がマスタからスレーブに戻るので、マスタとスレー
ブの間の競合がなくなる。マスタは次いで、第６のクロ
ックで、ＦＲＡＭＥをローにアサートしＡＤ線上でアド
レス値をアサートするときに第２の読取りサイクルを開
始することができる。

【００５８】マスタとスレーブの間のＡＤ線を求める競
合をなくすには、読取りサイクル中のアドレス・フェー
ズとデータ・フェーズの間と、２つの連続する読取りサ
イクルの間にターンアラウンド・サイクルが必要であ
る。したがって、本発明は読取りサイクルにも連続読取
りサイクルにも適用されない。

【００５９】ここで図７を参照すると、ＰＣＩマスタ１
０２中の範囲検出ハードウェア１００のブロック図が示
されている。範囲検出ハードウェア１００は任意選択で
あり、システムまたはＰＣＩマスタの設計者が特定のＰ
ＣＩマスタ装置にバック・ツー・バック書込みサイクル
を実行させたい場合だけ、ＰＣＩマスタ装置で必要にな
る。しかし、バック・ツー・バック書込みサイクルを実
行する予定の各ＰＣＩマスタは、その内部に範囲検出ハ
ードウェア１００をもたなければならない。

【００６０】範囲検出ハードウェア１００は、ラッチ・
レジスタ１０４、範囲検出器１０６、転送状態ブロック
１０８、および範囲レジスタ１１０からなる。ＰＣＩマ
スタ１０２のアドレス生成ブロック１１２も示されてい
る。ただし、アドレス生成ブロック１１２は範囲検出ハ
ードウェア１００の一部ではない。

【００６１】ＰＣＩマスタ１０２のアドレス生成ブロッ
ク１１２は、出力線１１４を介してラッチ・レジスタ１
０４、範囲検出器１０６、および転送状態ブロック１０
８に接続されている。ラッチ・レジスタ１０４は、出力
線１１６によって範囲検出器１０６に接続されている。

【００６２】範囲検出器１０６は、出力線１１８を介し
て転送状態ブロック１０８に接続されている。範囲検出
器１０６から出力線１１８上に出力される信号をIN_RAN
GEと呼ぶ。

【００６３】転送状態ブロック１０８は、２次ＰＣＩバ
ス９６に接続された出力線１２０を有する。出力線１２
０はＰＣＩバス９６のＡＤ線に接続されている。ＰＣＩ
バス９６が例として使用されているが、好ましい実施例
ではＰＣＩバス９６の代りにどんなＰＣＩバスを使用し
てもよい。

【００６４】アドレス生成ブロック１１２は、特定の書
込みサイクル用のアドレス情報を生成する、マスタ１０
２内の論理機構である。このアドレス情報は、ＰＣＩバ
ス９６に接続されたスレーブ装置内のレジスタの位置を
示す。アドレス生成ブロック１１２から成るこの論理機
構は、各ＰＣＩマスタに特有のものであり、本発明の範
囲外である。さらに、この論理機構が既知かどうかは、
特定のＰＣＩマスタが既知かどうかに依存する。

【００６５】アドレス生成ブロック１１２によって生成
されるアドレス信号は長さ３２ビットである。これらの
ビットのロー値とハイ値の各２進組合せが、異なるレジ
スタ・アドレスを示す。３２ビットでは、４ギガバイト
の異なるビット値の組合せがある。したがって、単一の
ＰＣＩバスに接続された周辺装置およびＰＣＩ２次ブリ
ッジ内のレジスタに割り当てることができるアドレスは
４ギガバイト可能である。

【００６６】各アドレス信号のビットは０から３１まで
の番号が付いている。アドレス値は、それぞれ１６進数
の値を提供する４ビット・ブロックに分割される。した
がって、各アドレス値は８つの１６進数の組合せであ
る。

【００６７】アドレスの最下位１６進数は、ビット番号
０〜３に含まれ、最上位１６進数はビット番号２８〜３
１に含まれる。したがって、ビット番号０〜３の各２進
組合せは１つのアドレスを示し、ビット番号２８〜３１
の各２進組合せは少なくとも数百万個のアドレスを示
す。したがって、ビット番号０〜３に２つのアドレス値
の２進組合せで違いが発生する場合、２つのアドレスは
相互に１６個のアドレスの範囲内にある。これに対し、
ビット番号２８〜３１で違いが発生する場合、２つのア
ドレスの間のアドレス値の範囲は１００万より多くな
る。

【００６８】ラッチ・レジスタ１０４は、範囲検出レジ
スタ１００内の既知の３２ビット・レジスタである。３
２ビット値をラッチ・レジスタ１０４に入力すると、該
３２ビット値は、他の３２ビット値が該レジスタ１０４
に入力されるまでラッチ・レジスタ１０４内に残り、す
なわち「ラッチされ」、入力された時点でラッチ・レジ
スタ１０４が、ラッチされた値を出力する。ラッチ・レ
ジスタ１０４に入力される３２ビット値は、アドレス生
成ブロック１１２によって生成されたアドレスである。

【００６９】範囲レジスタ１１０は、ＰＣＩマスタ１０
２の構成空間内のレジスタである。構成空間とは、ＰＣ
Ｉマスタを構成するためにＰＣＩマスタ中に予約される
空間である。ＰＣＩアーキテクチャの構成の詳細な説明
は、"METHOD AND APPARATUSFOR INITIALIZING MULTIPLE
BUS NETWORKS IN AN INFORMATION HANDLING SYSTEM"と
題する、ＩＢＭに譲渡された関連米国特許出願に記載さ
れている。以下で詳細に述べるように、範囲レジスタ１
１０の目的は、連続する読取りサイクルが同じスレーブ
に出力されるようにするために、範囲検出器１０６に入
力すべき範囲を提供することである。

【００７０】範囲レジスタ１１０は、情報処理システム
の設計上の制約に応じて任意の数のビットの長さでよ
い。範囲レジスタ１１０のビット長を規定する設計上の
制約は、内部に最小量のメモリ、したがって最小数のア
ドレスを有する、ＰＣＩバス９６に接続されたスレーブ
である。このスレーブ中のアドレスの数が、２つの連続
する書込みサイクルのターゲットが同じスレーブになる
ようにするための最大範囲を提供する。たとえば、最小
量のメモリを有するＰＣＩバス９６に接続されたスレー
ブが、６４Ｋのメモリ・アドレスのうちのどのメモリ・
アドレスもメモリ内に入るだけのメモリ量を有する場
合、６４Ｋが、２つの連続する書込みサイクルのターゲ
ットが同じスレーブになるようにするための最大範囲で
ある。後述のように、この範囲のサイズによって、範囲
レジスタ１１０で必要とされるビットの数が決まる。

【００７１】範囲レジスタ１１０中のビットは、ラッチ
・レジスタ１０４の最上位ビット、したがってアドレス
生成ブロック１１２によって生成された最上位ビットに
対応する。たとえば、範囲レジスタ１１０の長さが１６
ビットの場合、該レジスタの第１のビットはラッチ・レ
ジスタ１０４の最上位ビット、すなわちビット３１に対
応する。これは、ラッチ・レジスタ１０４のビット番号
が０から３１までの範囲だからである。上例を参照する
と、範囲レジスタ１１０の１６番目で最後のビットは、
ラッチ・レジスタ１０４のビット番号１６に対応する。

【００７２】範囲レジスタ１１０の最後のビットが対応
する、ラッチ・レジスタ１０４のビット番号の値はｎで
ある。なぜなら、上述のように、範囲レジスタ１１０中
のビットの数は可変だからである。したがって、上例で
はｎ＝１６である。

【００７３】上述のように、２つのアドレスが同じスレ
ーブに含まれるようにするための最大範囲によって、範
囲レジスタ１１０中のビットの数が決まる。これは、あ
る番号のビットよりも低い番号のビットで発生する２つ
のアドレスの２進組合せの違いが、ある範囲内になるか
らである。したがって、あるアドレスが事前に設定され
た範囲内かどうかを判定するために、これらの下位ビッ
ト内の２つのアドレスの２進組合せ間の変化を検査する
必要はない。たとえば、範囲が６４Ｋの場合、ビット番
号０〜１５の２進組合せの変化は必ずその範囲内にな
る。したがって、範囲レジスタ１１０では、アドレス生
成ブロック１１２によって生成されたアドレスのビット
番号１６〜３１に対応する１６個のビットだけが必要に
なる。これらのビットだけを範囲検出器１０６に入力す
る必要がある。範囲レジスタ１１０のビットはすべて、
永久的に２進値０にセットされる。

【００７４】ここで図８を参照すると、範囲検出器１０
６の論理図が示されている。範囲検出器１０６は、それ
ぞれ複数の入力ＡＮＤゲート１２２に接続された出力を
有する複数の論理ネットワークからなる。各論理ネット
ワークは、排他的ＯＲゲート（ＸＯＲ）とＡＮＤゲート
からなる。そのような３つの論理ネットワークを図８に
示し、それぞれＡ、Ｂ、Ｃと呼ぶ。ただし、範囲検出器
１０６中の論理ネットワークの数は、範囲レジスタ１１
０中のビットの数に等しい。したがって、範囲レジスタ
１１０が１６ビットを有する場合、範囲検出器１０６は
１６個の論理ネットワークを有する。

【００７５】各論理ネットワークは、アドレス生成ブロ
ック１１２によって生成される３２ビット・アドレス信
号のビット番号に対応する。範囲検出器１０６中の第１
の論理ネットワークは、アドレス信号の最上位ビット、
すなわちビット３１に対応する。範囲レジスタ１０６中
の最後の論理ネットワークは、アドレス信号のビット番
号ｎに対応する。範囲検出器１０６の最初の論理ネット
ワークと最後の論理ネットワークの間の論理ネットワー
クは、３１とｎの間のアドレス信号のビット番号に降順
で対応する。すなわち、範囲検出器１０６中の第２の論
理ネットワークは、アドレス信号のビット番号３０に対
応する。図８中の論理ネットワークＣは、値ｎを有する
アドレス信号のビット番号に対応する。

【００７６】各論理ネットワークのＸＯＲゲートは、ラ
ッチ・レジスタ１０４の単一のビットからの入力と、ア
ドレス生成ブロック１１２によって生成されたアドレス
信号の単一のビットからの入力という２つの入力を有す
る。これらのどちらのビットのビット番号も、ＸＯＲゲ
ートが位置する特定の論理ネットワークに対応するアド
レス信号のビット番号である。したがって、ラッチ・レ
ジスタ１０４のビット番号３１と、アドレス生成ブロッ
ク１１２からのアドレス信号のビット番号３１が、範囲
検出器１０６中の第１の論理ネットワークのＸＯＲゲー
トに入力される。アドレス生成ブロック１１２およびラ
ッチ・レジスタ１０４からＸＯＲゲートに入力されるビ
ットをそれぞれＡxおよびＬＡxと呼ぶ。ｘはビットのビ
ット番号に等しい。

【００７７】範囲レジスタ１０６の各論理ネットワーク
のＡＮＤゲートへの入力は、特定の論理ネットワークの
対応するＸＯＲゲートからの出力と、範囲レジスタ１１
０からのビットの反転値とである。範囲レジスタ１１０
からのビットは、その特定の論理ネットワークのビット
番号ｘに対応する。各論理ネットワークの各ＡＮＤゲー
トの出力は、反転された後にＡＮＤゲート１２２に入力
される。

【００７８】ＡＮＤゲート１２２は出力IN_RANGEを生成
する。IN_RANGEは、ハイのとき、書込みサイクルのター
ゲットであるアドレスが範囲レジスタ１１０によって選
択された範囲内であり、したがって前の書込みサイクル
と同じスレーブをターゲットとすることを示す。IN_RAN
GEがローのとき、そのときの書込みサイクルは、前の書
込みサイクルのターゲットであったスレーブ以外のスレ
ーブをターゲットとする。

【００７９】IN_RANGEは転送状態ブロック１０８に入力
される。転送状態ブロックは、ＰＣＩバスのＡＤ線を３
つの状態のうちの１つにドライブする既知の内部論理機
構を有する。IN_RANGEがハイのとき、転送状態ブロック
１０８は単に、アドレス生成ブロック１１２から受信し
たアドレス値をＰＣＩバス９６のＡＤ線上に送る。IN_R
ANGEがローのとき、転送状態ブロック１０８は、ＰＣＩ
バス９６のＡＤ線にターンアラウンド・サイクルのター
ンアラウンド状態に入らせる。アドレス生成ブロック１
１２によってアサートされているアドレスがないとき、
転送状態ブロック１０８はＡＤ線をロー信号とハイ信号
の間の一定した中間レベル状態にドライブする。この状
態は、バスがまだＡＤ線をドライブしているが、現在、
ＡＤ線にデータを転送していないことを意味する。

【００８０】動作に際して、ＰＣＩマスタのアドレス生
成ブロック１１２は、第１のクロック信号で、線１１４
上に第１の書込みサイクルのターゲットであるアドレス
を生成する。この３２ビット値は、ラッチ・レジスタ１
０４でラッチされ、線１１６上と線１１４上で範囲検出
器１０６に送信される。したがって、ＬＡ２進値とＡ２
進値はすべてのビット番号に関して同じである。したが
って、範囲検出器１０６中のすべてのＸＯＲゲートの出
力はローになり、それによって範囲検出器１０６中のす
べてのＡＮＤゲートの反転出力はハイになる。その結
果、IN_RANGEがハイになり、それによって転送状態ブロ
ック１０８は第１の書込みサイクル用のアドレスをＰＣ
Ｉバス９６のＡＤ線を介してターゲットのスレーブに転
送する。マスタは、第１のクロック信号でＦＲＡＭＥお
よび書込みコマンドのアサートも行う。

【００８１】第２のクロック信号で、マスタからスレー
ブにデータが送信される。もちろん、ＴＲＤＹとＩＲＤ
Ｙが共にアサートされた場合だけそうなる。

【００８２】第３のクロック信号で、アドレス生成ブロ
ック１１２は、線１１４上に書込みサイクルのターゲッ
トである第２のアドレスを生成する。第２のアドレス信
号は、第１の３２ビット・アドレスを線１１６上で範囲
検出器１０６に出力するようラッチ１０４をトリガす
る。

【００８３】対応するＬＡビットの２進値と異なる２進
値を有するＡビットがある場合、これらのビットに対応
するＸＯＲゲートは２進ハイ出力を有する。これによっ
て、対応するＡＮＤゲートの反転出力がローになり、そ
れによってＡＮＤゲート１２２のIN_RANGE出力がローに
なる。

【００８４】IN_RANGEがローのとき、転送状態ブロック
によってＰＣＩバス９６のＡＤ線上でターンアラウンド
・サイクルが生成される。これは、第２のアドレスが範
囲レジスタ１１０中に設定された範囲外であり、そのこ
とが、第２の書込みサイクルのターゲットが、第１のア
ドレスを含んでいたスレーブと異なるスレーブになり得
ることを意味するからである。

【００８５】第３のクロックでＬＡとＡの２進値に違い
がない場合、範囲検出器１０６は第１の書込みサイクル
の場合と同様に動作し、IN_RANGEはハイになる。したが
って、転送状態ブロックは第２のアドレスをＰＣＩバス
９６のＡＤ線上に送り、マスタがＦＲＡＭＥおよび書込
みコマンドをアサートする。したがって、バック・ツー
・バック書込みサイクルが実行され、書込みサイクルの
間に不要なターンアラウンド・サイクルがなくなる。書
込みサイクルをさらにいくつか連続して実行しようとす
る場合、１つのＡビットが対応するＬＡビットと異なる
ものになるまで、それらのサイクルはバック・ツー・バ
ックで実行される。

【００８６】代替実施例では、範囲レジスタの長さは３
２ビットでも他の任意のビット数でもよく、調整するこ
ともできる。すなわち、必要に応じて範囲を変更するこ
とができる。

【００８７】所望の範囲を越えることなくあるアドレス
間で変化できる下位ビットに２進値１を挿入するだけで
調整が施される。範囲レジスタ１１０中のビットに２進
１を挿入すると、常にハイであるビットに対応する、範
囲検出器１０６中の論理ネットワークの出力が生成され
る。したがって、論理ネットワークへのＬＡ入力とＡ入
力の間の変化はＡＮＤゲート１２２の出力に何の影響も
及ぼさない。

【００８８】好ましい実施例をＰＣＩバスに関して説明
したが、本発明の応用分野はＰＣＩバス・アーキテクチ
ャに限定されるものではない。本発明は、信号が多重化
され、かつ競合をなくすためにターンアラウンド・サイ
クルを必要とするどんなバス・アーキテクチャにも適用
できる。

【００８９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００９０】（１）中央演算処理装置と、前記中央演算
処理装置に接続されたシステム・バスと、前記システム
に接続された、それ自体にスレーブ装置およびマスタ装
置を接続するための周辺バスと、それぞれメモリ記憶位
置を示すアドレスを有する、前記周辺バスに接続された
複数のスレーブ装置と、前記周辺バスに接続された、前
記アドレスのうちの第１のアドレスおよび第２のアドレ
スを所定の範囲と比較して、前記マスタ装置がバック・
ツー・バック書込みサイクルを実行できるかどうかを判
定する検出器を有するマスタ装置とを備えることを特徴
とする情報処理システム。 （２）前記第１のアドレスと第２のアドレスが共に前記
範囲内である場合にだけ、前記検出器が、前記マスタ装
置がバック・ツー・バック書込みサイクルを実行できる
と判定することを特徴とする、上記（１）に記載の情報
処理システム。 （３）前記マスタが、それ自体が前記第２のアドレスを
生成するまで前記第１のアドレスを記憶するための第１
のレジスタと、前記範囲を記憶するための第２のレジス
タとを有し、前記範囲がある数のビットから成ることを
特徴とする、上記（１）に記載の情報処理システム。 （４）前記周辺バスがＰＣＩバスであることを特徴とす
る、上記（１）に記載の情報処理システム。 （５）前記周辺バスが多重化バスであることを特徴とす
る、上記（１）に記載の情報処理システム。 （６）前記検出器が、前記範囲から成るビットの数に対
応する複数の論理ネットワークを有することを特徴とす
る、上記（３）に記載の情報処理システム。 （７）前記複数の論理ネットワークがそれぞれ、前記第
１のアドレスのビットを前記第２のアドレスのビットと
比較して、前記ビットの２進値が異なる場合に、ハイ信
号を生成するための排他的ＯＲゲートを含むことを特徴
とする、上記（６）に記載の情報処理システム。 （８）前記複数の論理ネットワークがそれぞれ、前記範
囲のビットからのものである第１の入力と、前記論理ネ
ットワークの前記排他的ＯＲゲートの出力からの第２の
入力と、出力とを有するＡＮＤゲートを含むことを特徴
とする、上記（７）に記載の情報処理システム。 （９）前記ＡＮＤゲートの前記第１の入力および前記出
力が反転されることを特徴とする、上記（８）に記載の
情報処理システム。 （１０）前記ＡＮＤゲートそれぞれの前記出力がすべ
て、前記検出器中の、１つの出力を有する複数入力ＡＮ
Ｄゲートに入力されることを特徴とする、上記（８）に
記載の情報処理システム。 （１１）前記複数入力ＡＮＤゲートの前記出力がハイの
場合、前記第１のアドレスおよび第２のアドレスが前記
範囲内であることを特徴とする、上記（１０）に記載の
情報処理システム。 （１２）前記ビットがそれぞれ２進ロー値を有すること
を特徴とする、上記（３）に記載の情報処理システム。 （１３）前記ビットの少なくとも１つを２進ハイ値に設
定することによって、前記範囲が調整できることを特徴
とする、上記（３）に記載の情報処理システム。 （１４）情報処理システム中の周辺バス上でバック・ツ
ー・バック・データ転送を生成する方法であって、中央
演算処理装置を提供するステップと、前記中央演算処理
装置に接続されたシステム・バスを提供するステップ
と、前記システムに接続された、それ自体にスレーブ装
置およびマスタ装置を接続するための周辺バスを提供す
るステップと、それぞれメモリ・レジスタを示すアドレ
スを有する、前記周辺バスに接続された複数のスレーブ
装置を提供するステップと、前記周辺バスに接続され
た、データ転送を実行するためのマスタ装置を提供する
ステップと、前記アドレスのうちの第１のアドレスおよ
び第２のアドレスをある範囲と比較するステップと、前
記第１のアドレスと第２のアドレスが共に前記範囲内で
ある場合に、バック・ツー・バック・データ転送を実行
するステップとを含むことを特徴とする方法。 （１５）前記周辺バスがＰＣＩバスであることを特徴と
する、上記（１４）に記載の方法。 （１６）前記周辺バスが多重化バスであることを特徴と
する、上記（１４）に記載の方法。 （１７）周辺バス上でバック・ツー・バック・データを
生成するためのマスタ装置であって、第１のアドレスお
よび第２のアドレスが所定の範囲内であるかどうかを判
定するための検出器と、前記検出器に接続された、前記
マスタ装置が前記第２のアドレスを生成するまで前記第
１のアドレスを記憶するための第１のレジスタと、前記
検出器に接続された、前記範囲値を記憶するための第２
のレジスタと、前記第１のアドレスおよび第２のアドレ
スが前記範囲内であると前記検出器が判定した場合に、
ターンアラウンド・サイクルなしで前記周辺バス上で前
記第２のアドレスをドライブするための手段とを備える
ことを特徴とするマスタ装置。 （１８）前記周辺バスがＰＣＩバスであることを特徴と
する、上記（１７）に記載のマスタ装置。 （１９）前記周辺バスが多重化バスであることを特徴と
する、上記（１７）に記載のマスタ装置。

【００９１】

【発明の効果】したがって、多重化バスを有する情報処
理システムで上述のバック・ツー・バック・データ転送
を提供する方法および装置を利用することによりデータ
転送の効率が著しい向上が可能となった。

【図面の簡単な説明】

【図１】多重化バスを含む情報処理システムの概略図で
ある。

【図２】多重化バスを含む情報処理システムの概略図で
ある。

【図３】多重化バスを含む情報処理システムの概略図で
ある。

【図４】ターンアラウンド・サイクルがその間に存在す
る連続する書込みサイクルのタイミング図である。

【図５】バック・ツー・バックである連続する書込みサ
イクルのタイミング図である。

【図６】ターンアラウンド・サイクルを含む２つの読取
りサイクルのタイミング図である。

【図７】バック・ツー・バック・データ転送を生成する
のに必要なマスタ装置内のハードウェアのブロック図で
ある。

【図８】図７に示したハードウェア内の範囲検出器の論
理図である。

【符号の説明】 １４ Ｓバス装置 １６ Ｓバス ２０ ＰＣＩホスト・ブリッジ ２２ 主ＰＣＩバス ２４ ＣＰＵ ３０ ＣＰＵキャッシュ ３２ ベースシステム・メモリ ３６ ベースシステム・メモリ・バス ４０ ＤＭＡ制御装置 ４２ ＳＡＣＰ ４４ 入出力制御装置 ４６ ＰＣＭＣＩＡ制御装置 ７２ グラフィクス制御装置 ７４ シリアルＳＣＳＩ制御装置 ７６ ＰＣＭＣＩＡ制御装置 ７８ 標準バス・ブリッジ ８０ ＰＣＩ２次ブリッジ ８４ 標準ＳＣＳＩ装置 ９０ 標準入出力装置 ９４ ２次ＰＣＩ装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アシュ・コーリ アメリカ合衆国33445 フロリダ州デル レイ・ビーチ スプリング・ハーバー・ ドライブ 1510 アパートメント オー

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 前記システムに接続された、それ自体にスレーブ装置お
   よびマスタ装置を接続するための周辺バスと、 それぞれメモリ記憶位置を示すアドレスを有する、前記
   周辺バスに接続された複数のスレーブ装置と、 前記周辺バスに接続された、前記アドレスのうちの第１
   のアドレスおよび第２のアドレスを所定の範囲と比較し
   て、前記マスタ装置がバック・ツー・バック書込みサイ
   クルを実行できるかどうかを判定する検出器を有するマ
   スタ装置とを備えることを特徴とする情報処理システ
   ム。
2. 【請求項２】前記第１のアドレスと第２のアドレスが共
   に前記範囲内である場合にだけ、前記検出器が、前記マ
   スタ装置がバック・ツー・バック書込みサイクルを実行
   できると判定することを特徴とする、請求項１に記載の
   情報処理システム。
3. 【請求項３】前記マスタが、それ自体が前記第２のアド
   レスを生成するまで前記第１のアドレスを記憶するため
   の第１のレジスタと、前記範囲を記憶するための第２の
   レジスタとを有し、前記範囲がある数のビットから成る
   ことを特徴とする、請求項１に記載の情報処理システ
   ム。
4. 【請求項４】前記周辺バスがＰＣＩバスであることを特
   徴とする、請求項１に記載の情報処理システム。
5. 【請求項５】前記周辺バスが多重化バスであることを特
   徴とする、請求項１に記載の情報処理システム。
6. 【請求項６】前記検出器が、前記範囲から成るビットの
   数に対応する複数の論理ネットワークを有することを特
   徴とする、請求項３に記載の情報処理システム。
7. 【請求項７】前記複数の論理ネットワークがそれぞれ、
   前記第１のアドレスのビットを前記第２のアドレスのビ
   ットと比較して、前記ビットの２進値が異なる場合に、
   ハイ信号を生成するための排他的ＯＲゲートを含むこと
   を特徴とする、請求項６に記載の情報処理システム。
8. 【請求項８】前記複数の論理ネットワークがそれぞれ、
   前記範囲のビットからのものである第１の入力と、前記
   論理ネットワークの前記排他的ＯＲゲートの出力からの
   第２の入力と、出力とを有するＡＮＤゲートを含むこと
   を特徴とする、請求項７に記載の情報処理システム。
9. 【請求項９】前記ＡＮＤゲートの前記第１の入力および
   前記出力が反転されることを特徴とする、請求項８に記
   載の情報処理システム。
10. 【請求項１０】前記ＡＮＤゲートそれぞれの前記出力が
    すべて、前記検出器中の、１つの出力を有する複数入力
    ＡＮＤゲートに入力されることを特徴とする、請求項８
    に記載の情報処理システム。
11. 【請求項１１】前記複数入力ＡＮＤゲートの前記出力が
    ハイの場合、前記第１のアドレスおよび第２のアドレス
    が前記範囲内であることを特徴とする、請求項１０に記
    載の情報処理システム。
12. 【請求項１２】前記ビットがそれぞれ２進ロー値を有す
    ることを特徴とする、請求項３に記載の情報処理システ
    ム。
13. 【請求項１３】前記ビットの少なくとも１つを２進ハイ
    値に設定することによって、前記範囲が調整できること
    を特徴とする、請求項３に記載の情報処理システム。
14. 【請求項１４】情報処理システム中の周辺バス上でバッ
    ク・ツー・バック・データ転送を生成する方法であっ
    て、 中央演算処理装置を提供するステップと、 前記中央演算処理装置に接続されたシステム・バスを提
    供するステップと、 前記システムに接続された、それ自体にスレーブ装置お
    よびマスタ装置を接続するための周辺バスを提供するス
    テップと、 それぞれメモリ・レジスタを示すアドレスを有する、前
    記周辺バスに接続された複数のスレーブ装置を提供する
    ステップと、 前記周辺バスに接続された、データ転送を実行するため
    のマスタ装置を提供するステップと、 前記アドレスのうちの第１のアドレスおよび第２のアド
    レスをある範囲と比較するステップと、 前記第１のアドレスと第２のアドレスが共に前記範囲内
    である場合に、バック・ツー・バック・データ転送を実
    行するステップとを含むことを特徴とする方法。
15. 【請求項１５】前記周辺バスがＰＣＩバスであることを
    特徴とする、請求項１４に記載の方法。
16. 【請求項１６】前記周辺バスが多重化バスであることを
    特徴とする、請求項１４に記載の方法。
17. 【請求項１７】周辺バス上でバック・ツー・バック・デ
    ータを生成するためのマスタ装置であって、 第１のアドレスおよび第２のアドレスが所定の範囲内で
    あるかどうかを判定するための検出器と、 前記検出器に接続された、前記マスタ装置が前記第２の
    アドレスを生成するまで前記第１のアドレスを記憶する
    ための第１のレジスタと、 前記検出器に接続された、前記範囲値を記憶するための
    第２のレジスタと、 前記第１のアドレスおよび第２のアドレスが前記範囲内
    であると前記検出器が判定した場合に、ターンアラウン
    ド・サイクルなしで前記周辺バス上で前記第２のアドレ
    スをドライブするための手段とを備えることを特徴とす
    るマスタ装置。
18. 【請求項１８】前記周辺バスがＰＣＩバスであることを
    特徴とする、請求項１７に記載のマスタ装置。
19. 【請求項１９】前記周辺バスが多重化バスであることを
    特徴とする、請求項１７に記載のマスタ装置。