JP3302357B2 - Ｃｐｕバス制御器 - Google Patents
Ｃｐｕバス制御器Info
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- processor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Description
【０００１】
本発明はマイクロプロセッサ制御器に関し、特に、異
なるデータ幅を備えたマイクロプロセッサ間の機能的リ
ンクと、データバス上の異なる寸法データ幅を備えた装
置にアクセス可能なデータバスを供給するための状態マ
シン技法を組み込んだバス制御器に関する。
なるデータ幅を備えたマイクロプロセッサ間の機能的リ
ンクと、データバス上の異なる寸法データ幅を備えた装
置にアクセス可能なデータバスを供給するための状態マ
シン技法を組み込んだバス制御器に関する。
【０００２】
パーソナルコンピュータや、デスクトップ型コンピュ
ータといった、マイクロプロセッサ制御のコンピュータ
においては、コンピュータでは、マイクロプロセッサと
コンピュータシステムを構成する他の装置との間の一組
の電子的接続が必要となる。これらの通信リンクは、総
称的に、入出力システム、すなわちI/Oバスと呼ばれて
いる。完全なI/Oバスにはいつくたの構成部材、すなわ
ち、データバス、すなわちデータ流れ用の回線；アドレ
スバス、すなわちデータが転送されるメモリアドレスを
特定する一組の回線；及びバス上の各種装置に制御信号
及び電力を供給するための各種支援回線を含んでいる。
バス制御器は全てのI/Oバス周期を起動し制御する。制
御器は、I/Oバス、アドレス及びデータバッファ、CPU、
直接メモリアドレス（DMA）装置その他のメモリ制御器
に対するインタフェースを制御する。
ータといった、マイクロプロセッサ制御のコンピュータ
においては、コンピュータでは、マイクロプロセッサと
コンピュータシステムを構成する他の装置との間の一組
の電子的接続が必要となる。これらの通信リンクは、総
称的に、入出力システム、すなわちI/Oバスと呼ばれて
いる。完全なI/Oバスにはいつくたの構成部材、すなわ
ち、データバス、すなわちデータ流れ用の回線；アドレ
スバス、すなわちデータが転送されるメモリアドレスを
特定する一組の回線；及びバス上の各種装置に制御信号
及び電力を供給するための各種支援回線を含んでいる。
バス制御器は全てのI/Oバス周期を起動し制御する。制
御器は、I/Oバス、アドレス及びデータバッファ、CPU、
直接メモリアドレス（DMA）装置その他のメモリ制御器
に対するインタフェースを制御する。
【０００３】 従来のバス制御器は、マイクロプロセッサアーキテク
チャの一部として統合され機能化されていた。マイクロ
プロセッサ技法が進歩するにつれて、バス制御器技法は
別のものとなり、特徴的になってきた。同様に、各種マ
イクロプロセッサと共に使用される周辺機器の数が増加
するにつれて、統合型マイクロプロセッサバス制御器ア
ーキテクチャ用の周辺機器は、別のマイクロプロセッサ
のバス制御器と一緒には一般的に使用できないことが明
らかになってきた。
チャの一部として統合され機能化されていた。マイクロ
プロセッサ技法が進歩するにつれて、バス制御器技法は
別のものとなり、特徴的になってきた。同様に、各種マ
イクロプロセッサと共に使用される周辺機器の数が増加
するにつれて、統合型マイクロプロセッサバス制御器ア
ーキテクチャ用の周辺機器は、別のマイクロプロセッサ
のバス制御器と一緒には一般的に使用できないことが明
らかになってきた。
【０００４】 別々のマイクロプロセッサ及びバス制御器のアーキテ
クチャにより柔軟なシステム設計が可能になると共に、
多くの異なるマイクロプロセッサの中で多くの周辺機器
のインタフェースが可能になる。現在の技術水準では、
マイクロプロセッサはメモリ管理ユニット、CRT制御
器、フロッピーディスク制御器、ハードディスク制御
器、演算コーブプロセッサ（arithmetic cove processo
rs）などとのインタフェースが期待されている。さら
に、次世代の32バイトマイクロプロセッサは、特殊に設
計されたバス制御器を必要とせずに、既に存在する周辺
装置とのインタフェースが可能でなければならない。
クチャにより柔軟なシステム設計が可能になると共に、
多くの異なるマイクロプロセッサの中で多くの周辺機器
のインタフェースが可能になる。現在の技術水準では、
マイクロプロセッサはメモリ管理ユニット、CRT制御
器、フロッピーディスク制御器、ハードディスク制御
器、演算コーブプロセッサ（arithmetic cove processo
rs）などとのインタフェースが期待されている。さら
に、次世代の32バイトマイクロプロセッサは、特殊に設
計されたバス制御器を必要とせずに、既に存在する周辺
装置とのインタフェースが可能でなければならない。
【０００５】 しかしながら、今日のマイクロプロセッサ及びバス制御
器のアーキテクチャが分離しているとはいえ、特定の種
類又は範囲のマイクロプロセッサ及び周辺機器とのイン
タフェースを意図したバス制御器は、依然として特定の
システム構成に限定されており、さらに次世代のマイク
ロプロセッサに関しては設計の柔軟性をも制限してい
る。例えば、IBM社から製造販売されている、「PC X
T」及び「PC AT」として知られている公知のパーソナ
ルコンピュータを考えてみればよい。
器のアーキテクチャが分離しているとはいえ、特定の種
類又は範囲のマイクロプロセッサ及び周辺機器とのイン
タフェースを意図したバス制御器は、依然として特定の
システム構成に限定されており、さらに次世代のマイク
ロプロセッサに関しては設計の柔軟性をも制限してい
る。例えば、IBM社から製造販売されている、「PC X
T」及び「PC AT」として知られている公知のパーソナ
ルコンピュータを考えてみればよい。
【０００６】 これまで、I/Oバス構造及び小型マイクロプロセッサ
内蔵のコンピュータシステムは、マイクロプロセッサの
I/Oピンをバッファ的に若干拡張したものを備えてい
る。マイクロプロセッサの速度、データ幅、アーキテク
チャ、I/Oプロトコルは急速に進歩しているが、システ
ム水準のI/Oバス構成は、５乃至10年の間、基本的には
その構造及びタイミングを変化させていない。例えば、
８ビットの8088マイクロプロセッサの動作性能を考えた
場合に、オリジナルのIBM PC機では、わずか８ビット
のデータを一度に転送できるに過ぎないI/Oバスを使用
している。より進歩したPC ADでは、オリジナルのPCの
I/Oバスの機能面における簡便性を受け継ぐ一方、IBMは
I/Oバスに８つのデータ回線を付加して、16ビットデー
タの転送を可能にしている。さらに、最近では、選りす
ぐれた動作性能を有するより洗練されたI/Oバスが開発
されている。例えば、IBMの新しい「PS/2」コンピュー
タもでるように開発されたIBMの「マイクロチャネル」I
/Oバスなどがある。IBMの基本的なマイクロチャネル設
計は、８ビットのデータ転送を支援すると共に、16ビッ
ト及び32ビットの動作を可能にするためのピンを設けて
いる。この新型のマイクロチャネル型I/Oバスの最も大
きなメリットは、「多重主アーキテクチャ（multiple m
asser architecture）にあり、これにより拡張ボード上
のマイクロプロセッサで、コンピュータのシステム資源
に十分にアクセス可能になる。
内蔵のコンピュータシステムは、マイクロプロセッサの
I/Oピンをバッファ的に若干拡張したものを備えてい
る。マイクロプロセッサの速度、データ幅、アーキテク
チャ、I/Oプロトコルは急速に進歩しているが、システ
ム水準のI/Oバス構成は、５乃至10年の間、基本的には
その構造及びタイミングを変化させていない。例えば、
８ビットの8088マイクロプロセッサの動作性能を考えた
場合に、オリジナルのIBM PC機では、わずか８ビット
のデータを一度に転送できるに過ぎないI/Oバスを使用
している。より進歩したPC ADでは、オリジナルのPCの
I/Oバスの機能面における簡便性を受け継ぐ一方、IBMは
I/Oバスに８つのデータ回線を付加して、16ビットデー
タの転送を可能にしている。さらに、最近では、選りす
ぐれた動作性能を有するより洗練されたI/Oバスが開発
されている。例えば、IBMの新しい「PS/2」コンピュー
タもでるように開発されたIBMの「マイクロチャネル」I
/Oバスなどがある。IBMの基本的なマイクロチャネル設
計は、８ビットのデータ転送を支援すると共に、16ビッ
ト及び32ビットの動作を可能にするためのピンを設けて
いる。この新型のマイクロチャネル型I/Oバスの最も大
きなメリットは、「多重主アーキテクチャ（multiple m
asser architecture）にあり、これにより拡張ボード上
のマイクロプロセッサで、コンピュータのシステム資源
に十分にアクセス可能になる。
【０００７】
かかる技術傾向を前に、新しいバスの動作性能及び機
能性を確保するために、一又は二以上のマイクロプロセ
ッサに自動的に適合して、異なる語又はデータ幅を有す
ることが可能であり、マイクロプロセッサにより相互に
及びマイクロプロセッサとは異なるデータ幅寸法を有す
るバス上の他の装置、すなわち「従属装置」にアクセス
可能な、バス制御機が必要となってきている。従って、
本発明の課題は、上記のようなバス制御器を提供するこ
とにある。
能性を確保するために、一又は二以上のマイクロプロセ
ッサに自動的に適合して、異なる語又はデータ幅を有す
ることが可能であり、マイクロプロセッサにより相互に
及びマイクロプロセッサとは異なるデータ幅寸法を有す
るバス上の他の装置、すなわち「従属装置」にアクセス
可能な、バス制御機が必要となってきている。従って、
本発明の課題は、上記のようなバス制御器を提供するこ
とにある。
【０００８】
本発明の原理に基づくマイクロプロセッサ及びI/Oバ
ス制御器は、マイクロプロセッサと主I/Oデータバスの
間の機能的制御リンクを得るための状態マシンI/Oバス
制御器を備えている。バス制御器により、I/Oバスから
及びI/Oバスへのデータ流れを制御するために必要な信
号が供給される。さらに、バス制御器は、８、16又は32
ビット幅のアダプタ内のプラグとマイクロプロセッサと
の間の通信を進めるために必要な制御ストローブを発生
する。マイクロプロセッサ及びバス制御器の間のインタ
フェースは本来同期式であり、I/Oバスのインタフェー
スは非同期式とすることも可能である。マイクロプロセ
ッサは16又は32ビット又はそれ以上のデータ幅を備える
ことが可能であり、I/Oバス上の装置は８、16又は32ビ
ットのデータ幅を備えることができる。マイクロプロセ
ッサとアクセスされるバス装置のデータ幅の寸法の間の
いかなる相違も、バス制御器状態マシンにより自動的に
調整される。バス制御器内の状態マシンを用いること
で、各種信号の機能及びタイミングを迅速にかつ容易に
変更することが可能であり、I/O状態又は特定のマイク
ロプロセッサのアクセス要求に応答したバス周期の機能
性及びタイミングを（動的という意味で）変更するため
の手段が提供される。さらに、バス制御器によりコンピ
ュータシステムに関するリセット制御及びクロック発生
論理回路が提供される。
ス制御器は、マイクロプロセッサと主I/Oデータバスの
間の機能的制御リンクを得るための状態マシンI/Oバス
制御器を備えている。バス制御器により、I/Oバスから
及びI/Oバスへのデータ流れを制御するために必要な信
号が供給される。さらに、バス制御器は、８、16又は32
ビット幅のアダプタ内のプラグとマイクロプロセッサと
の間の通信を進めるために必要な制御ストローブを発生
する。マイクロプロセッサ及びバス制御器の間のインタ
フェースは本来同期式であり、I/Oバスのインタフェー
スは非同期式とすることも可能である。マイクロプロセ
ッサは16又は32ビット又はそれ以上のデータ幅を備える
ことが可能であり、I/Oバス上の装置は８、16又は32ビ
ットのデータ幅を備えることができる。マイクロプロセ
ッサとアクセスされるバス装置のデータ幅の寸法の間の
いかなる相違も、バス制御器状態マシンにより自動的に
調整される。バス制御器内の状態マシンを用いること
で、各種信号の機能及びタイミングを迅速にかつ容易に
変更することが可能であり、I/O状態又は特定のマイク
ロプロセッサのアクセス要求に応答したバス周期の機能
性及びタイミングを（動的という意味で）変更するため
の手段が提供される。さらに、バス制御器によりコンピ
ュータシステムに関するリセット制御及びクロック発生
論理回路が提供される。
【０００９】 本発明のバス制御器においては、状態マシンがマイク
ロプロセッサからのアクセス要求、すなわち、どの種類
プロセッサか、16ビットのプロセッサか、32ビットのプ
ロセッサか、また何ビットが要求されているかなどを、
感知し評価する。その後、状態マシンが、取られるべき
適当な行動を決定するためにマイクロプロセッサ要求に
よりアクセスされる装置のデータバス幅を評価する。例
えば、32ビットマイクロプロセッサが８ビット装置から
32ビットのデータを要求する場合には、バス制御器は連
続して４回８ビット装置にアクセスして、要求されたデ
ータビットを集め、それから全ての32ビットをマイクロ
プロセッサに同時に渡す。このようにして、マイクロプ
ロセッサ及びその制御用アプリケーションソフトウェア
は、バス制御器が自動的にマイクロプロセッサとアクセ
スされる装置の間のデータ幅の相違を調整するので、典
型的にはデータ幅を気にすることはない。バス制御器
は、マイクロプロセッサとアクセスされる装置の間のデ
ータ幅寸法における相違を調整するためにマイクロプロ
セッサのデータ要求を満足させるために要求されるI/O
バス周期の数を決定するための論理回路を含んでいる。
このようにして、バス制御器は、全てのマイクロプロセ
ッサのアクセス要求に関して要求される４バイトの許可
バイトを発生する一方、16ビット幅のマイクロプロセッ
サが32ビット幅のメモリ装置から16ビットのデータを要
求する場合には、バス制御器は16ビットのデータ要求を
充足するために２バイトを一度だけ転送するためにメモ
リ装置に一度だけアクセスすることになる。
ロプロセッサからのアクセス要求、すなわち、どの種類
プロセッサか、16ビットのプロセッサか、32ビットのプ
ロセッサか、また何ビットが要求されているかなどを、
感知し評価する。その後、状態マシンが、取られるべき
適当な行動を決定するためにマイクロプロセッサ要求に
よりアクセスされる装置のデータバス幅を評価する。例
えば、32ビットマイクロプロセッサが８ビット装置から
32ビットのデータを要求する場合には、バス制御器は連
続して４回８ビット装置にアクセスして、要求されたデ
ータビットを集め、それから全ての32ビットをマイクロ
プロセッサに同時に渡す。このようにして、マイクロプ
ロセッサ及びその制御用アプリケーションソフトウェア
は、バス制御器が自動的にマイクロプロセッサとアクセ
スされる装置の間のデータ幅の相違を調整するので、典
型的にはデータ幅を気にすることはない。バス制御器
は、マイクロプロセッサとアクセスされる装置の間のデ
ータ幅寸法における相違を調整するためにマイクロプロ
セッサのデータ要求を満足させるために要求されるI/O
バス周期の数を決定するための論理回路を含んでいる。
このようにして、バス制御器は、全てのマイクロプロセ
ッサのアクセス要求に関して要求される４バイトの許可
バイトを発生する一方、16ビット幅のマイクロプロセッ
サが32ビット幅のメモリ装置から16ビットのデータを要
求する場合には、バス制御器は16ビットのデータ要求を
充足するために２バイトを一度だけ転送するためにメモ
リ装置に一度だけアクセスすることになる。
【００１０】 本発明のバス制御器の実行によりさらに別の利点を得
ることができる。例えば、マイクロプロセッサが、物理
的にシステムの主I/Oバスに乗っておらずマイクロプロ
セッサボードに乗っているコマイクロプロセッサにアク
セスすることが必要な場合には、バス制御器は、主I/O
バスへの及びからのデータバッファを可能化して、マイ
クロプロセッサによるコマイクロプロセッサへのアクセ
スを許可することはない。さらに、バス制御器は、I/O
バスデータバッファを不能化する特殊制御信号を発生
し、発生されたI/Oバス制御ストローブによりボードシ
ステムメモリ上の「プライベート」に対する読みだしア
クセスが可能になり、システムの主I/Oバスにより達成
されるよりも高速のアクセスが可能になる。本発明のバ
ス制御器は、単一のVLSI構成要素として組み込むことが
可能である。これにより、論理部分を有効に用いること
が可能となり、コンピュータシステム部材の総量を減ず
ることが可能になる。さらに、システムは、より緊密な
論理統合のために、より高速で動作する。
ることができる。例えば、マイクロプロセッサが、物理
的にシステムの主I/Oバスに乗っておらずマイクロプロ
セッサボードに乗っているコマイクロプロセッサにアク
セスすることが必要な場合には、バス制御器は、主I/O
バスへの及びからのデータバッファを可能化して、マイ
クロプロセッサによるコマイクロプロセッサへのアクセ
スを許可することはない。さらに、バス制御器は、I/O
バスデータバッファを不能化する特殊制御信号を発生
し、発生されたI/Oバス制御ストローブによりボードシ
ステムメモリ上の「プライベート」に対する読みだしア
クセスが可能になり、システムの主I/Oバスにより達成
されるよりも高速のアクセスが可能になる。本発明のバ
ス制御器は、単一のVLSI構成要素として組み込むことが
可能である。これにより、論理部分を有効に用いること
が可能となり、コンピュータシステム部材の総量を減ず
ることが可能になる。さらに、システムは、より緊密な
論理統合のために、より高速で動作する。
【００１１】
第１図にはマイクロプロセッサ制御のコンピュータシ
ステムのブロック図が示されている。システムは、ここ
に参考として挙げるインテル社の「マイクロプロセッ
サ」、1988年、第１巻の第４−１頁乃至第４−128頁、
所載の「マイクロプロセッサ及び周辺機器ハンドブッ
ク」に記載されているような、インテル社製の32ビット
マクロプロセッサ80386のような、中央処理装置（CPU）
11により制御される。CPU11はバッファ27を通して、さ
らに局所バス15及びメモリバス16を介して主システムメ
モリ13に接続される。さらに、演算コプロセッサ又はNP
U17及び直接メモリアクセス（DMA）制御器19が局所バス
15に接続される。インテル社製の80ビット数値処理拡張
部品80387を演算コプロセッサ17として使用することも
可能である。８ビット又はそれ以上のページ介在型メモ
リにより拡張することが可能な、主システムメモリ13が
主制御器25及びメモリバス16を介してアドレスデータバ
ッファ27に接続される。CPU11、NPU17及びDMA制御器19
が局所バス15を介してアドレス／データバッファ27及び
CPU/バス制御器21に接続される。コンピュータシステム
の残りの構成要素にアクセスするために、マイクロプロ
セッサ13,17、DMA制御器19及び主システムメモリ13が、
アドレス／データバッファ27を介してシステムの主I/O
バス23に接続される。フロッピーディスク制御器29など
の残りのシステムの構成要素についても、システムの主
I/Oバス23に接続される。システムの主I/Oバス23は、IB
MマイクロチャネルやアップルコンピュータのNubusのよ
うな32ビット幅の「仲介型」バスである。この種のI/O
バスのアーキテクチャにより、バスに接続されたアドイ
ン型カード上のマイクロプロセッサの動作性能が、主シ
ステムマイクロプロセッサ11と共に一部「主」プロセッ
サとして機能することが可能になり、システム全体の随
時制御を想定することが可能になる。I/Oバス23に含ま
れる仲介回路（図示せず）により、マイクロプロセッサ
のバスアクセスを割り当て、I/Oバスを独占する装置が
存在しないものと仮定することが可能になる。アドオン
型カード用に完全にサポートされている、I/Oバス23に
より、このシステムに付加されるグラフィックプリンタ
制御器や、高解像度グラフィックディスプレイボードの
ような他の機能を接続することが可能になる。I/Oバス2
3により、I/Oバス23上の装置にアクセスすることが可能
になり、これはCPU制御器21により制御される。
ステムのブロック図が示されている。システムは、ここ
に参考として挙げるインテル社の「マイクロプロセッ
サ」、1988年、第１巻の第４−１頁乃至第４−128頁、
所載の「マイクロプロセッサ及び周辺機器ハンドブッ
ク」に記載されているような、インテル社製の32ビット
マクロプロセッサ80386のような、中央処理装置（CPU）
11により制御される。CPU11はバッファ27を通して、さ
らに局所バス15及びメモリバス16を介して主システムメ
モリ13に接続される。さらに、演算コプロセッサ又はNP
U17及び直接メモリアクセス（DMA）制御器19が局所バス
15に接続される。インテル社製の80ビット数値処理拡張
部品80387を演算コプロセッサ17として使用することも
可能である。８ビット又はそれ以上のページ介在型メモ
リにより拡張することが可能な、主システムメモリ13が
主制御器25及びメモリバス16を介してアドレスデータバ
ッファ27に接続される。CPU11、NPU17及びDMA制御器19
が局所バス15を介してアドレス／データバッファ27及び
CPU/バス制御器21に接続される。コンピュータシステム
の残りの構成要素にアクセスするために、マイクロプロ
セッサ13,17、DMA制御器19及び主システムメモリ13が、
アドレス／データバッファ27を介してシステムの主I/O
バス23に接続される。フロッピーディスク制御器29など
の残りのシステムの構成要素についても、システムの主
I/Oバス23に接続される。システムの主I/Oバス23は、IB
MマイクロチャネルやアップルコンピュータのNubusのよ
うな32ビット幅の「仲介型」バスである。この種のI/O
バスのアーキテクチャにより、バスに接続されたアドイ
ン型カード上のマイクロプロセッサの動作性能が、主シ
ステムマイクロプロセッサ11と共に一部「主」プロセッ
サとして機能することが可能になり、システム全体の随
時制御を想定することが可能になる。I/Oバス23に含ま
れる仲介回路（図示せず）により、マイクロプロセッサ
のバスアクセスを割り当て、I/Oバスを独占する装置が
存在しないものと仮定することが可能になる。アドオン
型カード用に完全にサポートされている、I/Oバス23に
より、このシステムに付加されるグラフィックプリンタ
制御器や、高解像度グラフィックディスプレイボードの
ような他の機能を接続することが可能になる。I/Oバス2
3により、I/Oバス23上の装置にアクセスすることが可能
になり、これはCPU制御器21により制御される。
【００１２】 第２図は、図示された本発明の原理に基づき構成され
た、CPU/バス制御器21の機能的ブロック図である。CPU/
バス制御器21は、多重プロセッサコンピュータシステム
用のI/Oバス制御機能を実行し、マイクロプロセッサ11,
17と主I/Oバス23の間の機能的制御リンクとして動作す
る。CPU/バス制御器21は、CPU11、CPU17、CMA制御器1
9、主システムメモリ13、アドレス／データバッファ27
及びメモリ制御器25と、主I/Oバス23の間のインタフェ
ースを制御する。CPU11とCPU/バス制御器との動作は本
質的に同期的であり、I/Oバス23での動作は本質的に非
同期的である。CPU11及びI/Oバス23の間の機能的リンク
又はインタフェースは、CPU/バス制御器21の状態マシン
31によって行われる。CPU/バス制御器21は８つのブロッ
ク又は区画から構成される。これらのブロックには、ク
ロック発生器43、リセット制御41、状態解釈33、バイト
許可検出35、最後の周期（すなわち、最終サイクル。以
下同じ）検出39、状態マシン31、アクセスラッチ45及び
バッファ制御／バイト許可37が含まれる。CPU/バス制御
器21により用いられる主信号の定義について後述する。
CPU/バス制御器21のクロック発生器部分では、コンピュ
ータの他の区画に関するクロック信号が発生され、リセ
ット制御ブロック41とクロック発生器ブロック43を含ん
でいる。リセット制御回路41により、生のリセット信号
から導出されるマイクロプロセッサリセット信号及びシ
ステムのリセット信号用の好適なタイミング及びパルス
幅を備えた信号が発生される。リセット制御回路41はマ
イクロプロセッサリセット信号を、プロセッサリセット
信号がプロセッサクロックと同期化されるクロック発生
器43に接続する。クロック発生器43は、コンピュータシ
ステムの他の機能部分、例えば、直列ポート通信及びフ
ロッピーディスク制御器機能などで用いられる各種クロ
ック信号を発生する。クロック発生器43に対する主クロ
ック入力信号、CLK48Mは48メガヘルツの周波数を持って
いる。この48メガヘルツのクロック信号は周波数分割さ
れて、周期機器用クロック、PERCLK、すなわち1.846メ
ガヘルツの周波数を有する信号を発生する。主クロック
入力信号は、さらに三つに分割されて、16メガヘルツの
クロックを必要とするフロッピーディスク制御器その他
のシステムの要素により用いられる16メガヘルツの信号
を備えたディスククロック、DSK16Mを発生する。可変周
波数クロック、DSK96M、信号が主クロック入力信号から
導出されるが、この信号は、クロック発生機械路43に対
するDKCK16入力信号の状態に応じて9.6メガヘルツ又は1
6メガヘルツの周波数を有している。システムクロッ
ク、SYSCLK信号が、クロック発生器43に対する入力であ
るプロセッサクロック、CLKPROから導出されるが、この
信号は、プロセッサクロックの1.5倍の周波数に等しい
周波数を備えている。システムクロックはCPU/バス制御
器21とマイクロプロセッサ11及びメモリ制御器25とを同
期化するために用いられる。CPU11は80386マイクロプロ
セッサから構成され、プロセッサクロックは20メガヘル
ツのシステムクロックを生じる40メガヘルツの周波数を
備えている。
た、CPU/バス制御器21の機能的ブロック図である。CPU/
バス制御器21は、多重プロセッサコンピュータシステム
用のI/Oバス制御機能を実行し、マイクロプロセッサ11,
17と主I/Oバス23の間の機能的制御リンクとして動作す
る。CPU/バス制御器21は、CPU11、CPU17、CMA制御器1
9、主システムメモリ13、アドレス／データバッファ27
及びメモリ制御器25と、主I/Oバス23の間のインタフェ
ースを制御する。CPU11とCPU/バス制御器との動作は本
質的に同期的であり、I/Oバス23での動作は本質的に非
同期的である。CPU11及びI/Oバス23の間の機能的リンク
又はインタフェースは、CPU/バス制御器21の状態マシン
31によって行われる。CPU/バス制御器21は８つのブロッ
ク又は区画から構成される。これらのブロックには、ク
ロック発生器43、リセット制御41、状態解釈33、バイト
許可検出35、最後の周期（すなわち、最終サイクル。以
下同じ）検出39、状態マシン31、アクセスラッチ45及び
バッファ制御／バイト許可37が含まれる。CPU/バス制御
器21により用いられる主信号の定義について後述する。
CPU/バス制御器21のクロック発生器部分では、コンピュ
ータの他の区画に関するクロック信号が発生され、リセ
ット制御ブロック41とクロック発生器ブロック43を含ん
でいる。リセット制御回路41により、生のリセット信号
から導出されるマイクロプロセッサリセット信号及びシ
ステムのリセット信号用の好適なタイミング及びパルス
幅を備えた信号が発生される。リセット制御回路41はマ
イクロプロセッサリセット信号を、プロセッサリセット
信号がプロセッサクロックと同期化されるクロック発生
器43に接続する。クロック発生器43は、コンピュータシ
ステムの他の機能部分、例えば、直列ポート通信及びフ
ロッピーディスク制御器機能などで用いられる各種クロ
ック信号を発生する。クロック発生器43に対する主クロ
ック入力信号、CLK48Mは48メガヘルツの周波数を持って
いる。この48メガヘルツのクロック信号は周波数分割さ
れて、周期機器用クロック、PERCLK、すなわち1.846メ
ガヘルツの周波数を有する信号を発生する。主クロック
入力信号は、さらに三つに分割されて、16メガヘルツの
クロックを必要とするフロッピーディスク制御器その他
のシステムの要素により用いられる16メガヘルツの信号
を備えたディスククロック、DSK16Mを発生する。可変周
波数クロック、DSK96M、信号が主クロック入力信号から
導出されるが、この信号は、クロック発生機械路43に対
するDKCK16入力信号の状態に応じて9.6メガヘルツ又は1
6メガヘルツの周波数を有している。システムクロッ
ク、SYSCLK信号が、クロック発生器43に対する入力であ
るプロセッサクロック、CLKPROから導出されるが、この
信号は、プロセッサクロックの1.5倍の周波数に等しい
周波数を備えている。システムクロックはCPU/バス制御
器21とマイクロプロセッサ11及びメモリ制御器25とを同
期化するために用いられる。CPU11は80386マイクロプロ
セッサから構成され、プロセッサクロックは20メガヘル
ツのシステムクロックを生じる40メガヘルツの周波数を
備えている。
【００１３】 状態解釈ブロック33、バイト許可検出ブロック35及び
最後の周期検出ブロック39はCPU/バス制御器21内にCPU
インタフェース部分を備えている。この部分は、事例の
場合において、80386マイクロプロセッサの場合にはマ
イクロプロセッサ11からのADS信号により、CPU11からの
アクセス要求に応答する。この応答はメモリ又はポート
位置に対するI/Oバスアクセスの形式で行われる。要求
されるアクセスの種類は、80386マイクロプロセッサの
場合には、信号WRITE、DATA、MEM/IOにより規定され
る。このアクセスは読み出し又は書き込みであり、典型
的にはI/Oバス23を介して行われる。通常の読み出し／
書き込みアクセスに加えて、CPU/バス制御器21は割り込
み確認、停止及び遮断に関するシステムの周期を取り扱
う。停止アクセスはマイクロプロセッサを停止させ、デ
ータの転送が行われないようにI/Oバスを非動作状態に
する。遮断アクセスもI/Oバスを非動作状態にするが、
この場合には、CPU/バス制御器はリセット信号をマイク
ロプロセッサに送る。通常の周期（すなわち、サイク
ル）では、マイクロプロセッサは、アクセス要求が完了
した時点で、CPU/バス制御器の状態マシン31により発生
されるREADY信号をサンプリングすることによるI/Oバス
アクセス要求を含む。マイクロプロセッサ11が作動可能
信号の存在を検出した場合には、SYSCLK信号が活動状態
の場合には現在のアクセス周期が完了され、次に要求さ
れるアクセスを開始することが可能になる。
最後の周期検出ブロック39はCPU/バス制御器21内にCPU
インタフェース部分を備えている。この部分は、事例の
場合において、80386マイクロプロセッサの場合にはマ
イクロプロセッサ11からのADS信号により、CPU11からの
アクセス要求に応答する。この応答はメモリ又はポート
位置に対するI/Oバスアクセスの形式で行われる。要求
されるアクセスの種類は、80386マイクロプロセッサの
場合には、信号WRITE、DATA、MEM/IOにより規定され
る。このアクセスは読み出し又は書き込みであり、典型
的にはI/Oバス23を介して行われる。通常の読み出し／
書き込みアクセスに加えて、CPU/バス制御器21は割り込
み確認、停止及び遮断に関するシステムの周期を取り扱
う。停止アクセスはマイクロプロセッサを停止させ、デ
ータの転送が行われないようにI/Oバスを非動作状態に
する。遮断アクセスもI/Oバスを非動作状態にするが、
この場合には、CPU/バス制御器はリセット信号をマイク
ロプロセッサに送る。通常の周期（すなわち、サイク
ル）では、マイクロプロセッサは、アクセス要求が完了
した時点で、CPU/バス制御器の状態マシン31により発生
されるREADY信号をサンプリングすることによるI/Oバス
アクセス要求を含む。マイクロプロセッサ11が作動可能
信号の存在を検出した場合には、SYSCLK信号が活動状態
の場合には現在のアクセス周期が完了され、次に要求さ
れるアクセスを開始することが可能になる。
【００１４】 状態解釈ブロック33はI/Oバス23からの状態情報入力
と、CPU11からのマイクロプロセッサ要求情報入力とを
解釈して、マイクロプロセッサがバイアクセスを要求し
ているか、又はシステムのメモリ13に対するアクセスを
要求しているかを検出する。下に示す表１においては、
状態解釈器33が、どのアクセスの種類が要求されるかを
決定し、好適な刺激信号を状態マシン31に送り、好適な
I/Oバス23の周期を活性化する。
と、CPU11からのマイクロプロセッサ要求情報入力とを
解釈して、マイクロプロセッサがバイアクセスを要求し
ているか、又はシステムのメモリ13に対するアクセスを
要求しているかを検出する。下に示す表１においては、
状態解釈器33が、どのアクセスの種類が要求されるかを
決定し、好適な刺激信号を状態マシン31に送り、好適な
I/Oバス23の周期を活性化する。
【００１５】
【表１】 CPU11及びI/Oバス23からの情報及び制御信号応答し
て、バイト検出ブロック（ここでは、バイト許可検出ブ
ロック）35は、マイクロプロセッサ11のデータバス幅と
ビット許可信号入力情報を、32ビットマイクロプロセッ
サについては表２に従い、16ビットマイクロプロセッサ
については表３に従い評価して、どのデータビットがCP
U11により要求されているかを決定する。この情報は、
要求されるデータに好適にアクセスするためのI/Oバス2
3その他のCPU/バス制御器の他の部分に依存している。
最後の周期検出ブロック39は、I/Oバス23、バイト許可
検出ブロック35、CPU/バス制御器の状態マシン31及びア
クセスされる装置のデータ幅からの入力情報を評価し
て、現在のI/Oバス23のアクセス周期が現在のマイクロ
プロセッサ11の要求を充足させるに必要な最後のアクセ
ス周期であるかどうかを判定する。現在のバスアクセス
周期が要求された最後のアクセス周期である場合には、
CPU/バス制御器23はマイクロプロセッサに対して作動可
能信号を発生して、マイクロプロセッサ11が次の要求を
実行することを許可する。最後の周期検出ブロック39
は、バッファ制御／バイト許可ブロック37に関するビッ
ト許可（すなわち、アドレス）操作制御信号を発生す
る。
て、バイト検出ブロック（ここでは、バイト許可検出ブ
ロック）35は、マイクロプロセッサ11のデータバス幅と
ビット許可信号入力情報を、32ビットマイクロプロセッ
サについては表２に従い、16ビットマイクロプロセッサ
については表３に従い評価して、どのデータビットがCP
U11により要求されているかを決定する。この情報は、
要求されるデータに好適にアクセスするためのI/Oバス2
3その他のCPU/バス制御器の他の部分に依存している。
最後の周期検出ブロック39は、I/Oバス23、バイト許可
検出ブロック35、CPU/バス制御器の状態マシン31及びア
クセスされる装置のデータ幅からの入力情報を評価し
て、現在のI/Oバス23のアクセス周期が現在のマイクロ
プロセッサ11の要求を充足させるに必要な最後のアクセ
ス周期であるかどうかを判定する。現在のバスアクセス
周期が要求された最後のアクセス周期である場合には、
CPU/バス制御器23はマイクロプロセッサに対して作動可
能信号を発生して、マイクロプロセッサ11が次の要求を
実行することを許可する。最後の周期検出ブロック39
は、バッファ制御／バイト許可ブロック37に関するビッ
ト許可（すなわち、アドレス）操作制御信号を発生す
る。
【００１６】
【表２】
【００１７】
【表３】 CPU/バス制御器の状態マシン31は、CPUのインタフェ
ース部がCPU11のようなボード上のマイクロプロセッサ
のシステムにより要求されるI/Oバスの種類を決定した
後に、I/Oバス23に関して好適なI/Oバス23制御ストロー
ブを発生する。状態マシン31は、好適なタイミングで要
求されるバス制御ストローブを供給する同期的状態マシ
ンである。状態マシン31は、作動中の指令ストローブ及
びシステムの状態信号と共に、低次のアドレス回線に対
応するデータバイト許可信号をも発生する。状態マシン
31はCPU/バス制御器21内部に周期状態情報信号を送り、
バスアクセス周期のどの部分が現在実行されているかを
示す。最後の周期検出ブロック、すなわち、最終サイク
ル検出ブロック39により発生された回線38上の最後の周
期信号のような内部信号及びI/O作動可能信号及びバス
制御ストローブ不許可情報（ポートメモリアクセスを高
速で行う場合に用いられる）外部入力信号に応答して、
状態マシン31はマイクロプロセッサ11にREADY信号を発
生する。
ース部がCPU11のようなボード上のマイクロプロセッサ
のシステムにより要求されるI/Oバスの種類を決定した
後に、I/Oバス23に関して好適なI/Oバス23制御ストロー
ブを発生する。状態マシン31は、好適なタイミングで要
求されるバス制御ストローブを供給する同期的状態マシ
ンである。状態マシン31は、作動中の指令ストローブ及
びシステムの状態信号と共に、低次のアドレス回線に対
応するデータバイト許可信号をも発生する。状態マシン
31はCPU/バス制御器21内部に周期状態情報信号を送り、
バスアクセス周期のどの部分が現在実行されているかを
示す。最後の周期検出ブロック、すなわち、最終サイク
ル検出ブロック39により発生された回線38上の最後の周
期信号のような内部信号及びI/O作動可能信号及びバス
制御ストローブ不許可情報（ポートメモリアクセスを高
速で行う場合に用いられる）外部入力信号に応答して、
状態マシン31はマイクロプロセッサ11にREADY信号を発
生する。
【００１８】 バッファ制御／バイト許可ブロック37がCPU11及びI/O
バス23の間のデータ流れを制御するためのデータ経路バ
ッファ27を制御する制御信号を発生する。アクセスを復
号する前にI/Oバス23上の装置必要なバイト許可（すな
わち、アドレス）信号は、バッファ制御／バイト許可ブ
ロック37によっても発生される。16ビットのシステム内
で制御される２データバイト及び32ビットのシステム内
で制御される４データバイトが存在する。データ経路の
部分は、低次のデータ語から高次のデータ語にデータを
進める交差バッファを含んでいる。三つの別のバッファ
が後続のI/Oバス指令上のマイクロプロセッサの低次に
関する低次バイトの情報を格納することができる。これ
は、マイクロプロセッサ11がI/Oバス23上の８ビットの
装置に対して16又は32ビットのアクセスを要求する場合
に用いられる。この場合には、CPU/バス制御器はCPU11
の要求を充足させるためのI/Oバス23のアクセスを指令
する。
バス23の間のデータ流れを制御するためのデータ経路バ
ッファ27を制御する制御信号を発生する。アクセスを復
号する前にI/Oバス23上の装置必要なバイト許可（すな
わち、アドレス）信号は、バッファ制御／バイト許可ブ
ロック37によっても発生される。16ビットのシステム内
で制御される２データバイト及び32ビットのシステム内
で制御される４データバイトが存在する。データ経路の
部分は、低次のデータ語から高次のデータ語にデータを
進める交差バッファを含んでいる。三つの別のバッファ
が後続のI/Oバス指令上のマイクロプロセッサの低次に
関する低次バイトの情報を格納することができる。これ
は、マイクロプロセッサ11がI/Oバス23上の８ビットの
装置に対して16又は32ビットのアクセスを要求する場合
に用いられる。この場合には、CPU/バス制御器はCPU11
の要求を充足させるためのI/Oバス23のアクセスを指令
する。
【００１９】 マイクロプロセッサ11からのアクセス要求は、４デー
タバイトまで発生可能である。マイクロプロセッサ要求
を充足させるために、CPU/バス制御器は４回までI/Oバ
ス23にアクセスせねばならないかもしれない；すなわ
ち、８ビットに対する32ビットの要求は４回のアクセス
周期を要求するであろう。
タバイトまで発生可能である。マイクロプロセッサ要求
を充足させるために、CPU/バス制御器は４回までI/Oバ
ス23にアクセスせねばならないかもしれない；すなわ
ち、８ビットに対する32ビットの要求は４回のアクセス
周期を要求するであろう。
【００２０】 マイクロプロセッサ11は、32ビットのマイクロプロセ
ッサの場合には、32ビットまでのデータを要求できる。
すなわち、32ビット装置からの１回のアクセス周期、16
ビット装置からの２回のアクセス周期又は８ビット装置
からの４回のアクセス周期を要求する。要求される８ビ
ットの各ブロックは、CPU/バス制御器により発生される
データバイト許可信号を要求する。要求されるバスアク
セス周期の数は、マイクロプロセッサのデータ幅、装置
のデータ幅及び要求の関数である。要求がなされた場合
には、アドレスを開始するデータがマイクロプロセッサ
11によりCPU/バス制御器に供給される。要求が４バイト
（すなわち32ビット）要求である場合には、アクセス周
期はバイト０又はバイト４で開始せねばならない。２バ
イト要求（すなわち、16ビット）はバイト０、１また２
で開始することが可能である。同様に、３バイトアクセ
スはバイト０又は１で開始可能であり、１バイトアクセ
スはいかなるバイトレベルでも開始可能である。装置の
アクセスは公知のシーケンスにより行われ、状態マシン
31が一旦アクセス周期が開始した時を知ると、それはア
クセス動作を停止する時、すなわち要求が充足される時
を知る必要がある。最後の周期検出ブロック39は、マイ
クロプロセッサからの現在の要求情報、アクセスされる
装置のデータ幅寸法及びデータバイトアドレスを比較す
ることにより、プロセスを停止する時を決定する。最も
高次の要求データバイトアドレスは、現在のアクセス周
期及び現在のデータバイト許可信号と比較され、適合が
発見されるとREADY信号が発生される。READY信号はアク
セスが完了しデータ回線が使用可能になったことをCPU1
1に示す。
ッサの場合には、32ビットまでのデータを要求できる。
すなわち、32ビット装置からの１回のアクセス周期、16
ビット装置からの２回のアクセス周期又は８ビット装置
からの４回のアクセス周期を要求する。要求される８ビ
ットの各ブロックは、CPU/バス制御器により発生される
データバイト許可信号を要求する。要求されるバスアク
セス周期の数は、マイクロプロセッサのデータ幅、装置
のデータ幅及び要求の関数である。要求がなされた場合
には、アドレスを開始するデータがマイクロプロセッサ
11によりCPU/バス制御器に供給される。要求が４バイト
（すなわち32ビット）要求である場合には、アクセス周
期はバイト０又はバイト４で開始せねばならない。２バ
イト要求（すなわち、16ビット）はバイト０、１また２
で開始することが可能である。同様に、３バイトアクセ
スはバイト０又は１で開始可能であり、１バイトアクセ
スはいかなるバイトレベルでも開始可能である。装置の
アクセスは公知のシーケンスにより行われ、状態マシン
31が一旦アクセス周期が開始した時を知ると、それはア
クセス動作を停止する時、すなわち要求が充足される時
を知る必要がある。最後の周期検出ブロック39は、マイ
クロプロセッサからの現在の要求情報、アクセスされる
装置のデータ幅寸法及びデータバイトアドレスを比較す
ることにより、プロセスを停止する時を決定する。最も
高次の要求データバイトアドレスは、現在のアクセス周
期及び現在のデータバイト許可信号と比較され、適合が
発見されるとREADY信号が発生される。READY信号はアク
セスが完了しデータ回線が使用可能になったことをCPU1
1に示す。
【００２１】 可能データバイト及びアクセス装置寸法の関数として
I/Oバスアクセスの組合わせについては後述のリストに
挙げた。I/Oバス23及びCPU11により情報信号入力の異な
る状態に対応する好適なバイト許可信号についても後述
のリストに挙げた。さらに、最後の周期検出ブロック39
が回線38上の状態マシン31にLAST CYCLE信号を発生す
る場合の条件についても後述のリストに挙げた。
I/Oバスアクセスの組合わせについては後述のリストに
挙げた。I/Oバス23及びCPU11により情報信号入力の異な
る状態に対応する好適なバイト許可信号についても後述
のリストに挙げた。さらに、最後の周期検出ブロック39
が回線38上の状態マシン31にLAST CYCLE信号を発生す
る場合の条件についても後述のリストに挙げた。
【００２２】 CPU/バス制御器21の好適な実施例は、矩形の68品パッ
ケージに組み込まれたVLSI集積回路において実行され
る。第3a図、第3b図及び第3c図は、CPU/バス制御器21を
実行するVLSI集積回路の機能的論理ブロック図である。
第4a図、第4b図は、CPU/バス制御器状態マシン31の詳細
な論理図であり、第5a図及び第5b図は最後の周期検出ブ
ロック39の詳細な論理図である。パッケージのレイアウ
ト及びピン割当については第６図に示した。さらにVLSI
チップパッケージに関する電子回路の使用についてのリ
ストも後述する。第7a図乃至第7d図は、プライベートメ
モリアクセス用及びパイプパライン及び非パイプライン
I/Oバスアクセス用の各種CPU/バス制御器信号の間の関
係を示すタイミング図である。
ケージに組み込まれたVLSI集積回路において実行され
る。第3a図、第3b図及び第3c図は、CPU/バス制御器21を
実行するVLSI集積回路の機能的論理ブロック図である。
第4a図、第4b図は、CPU/バス制御器状態マシン31の詳細
な論理図であり、第5a図及び第5b図は最後の周期検出ブ
ロック39の詳細な論理図である。パッケージのレイアウ
ト及びピン割当については第６図に示した。さらにVLSI
チップパッケージに関する電子回路の使用についてのリ
ストも後述する。第7a図乃至第7d図は、プライベートメ
モリアクセス用及びパイプパライン及び非パイプライン
I/Oバスアクセス用の各種CPU/バス制御器信号の間の関
係を示すタイミング図である。
【００２３】 代替として、バッファ制御／バイト許可ブロック37の
機能を、第８図に示すアドレス／データバッファ27の部
分により実行することも可能である（アドレス／データ
バッファ27は別のVLSIチップ上で実行可能である。）こ
の実施例では、データバッファ部分271内のTTLバッファ
は、システム主I/Oバス23上に表れるアドレス及びバイ
ト許可信号により直接制御される。データ転送許可ビッ
ト（BHE及びBLE）及びデータアドレスを選択するために
用いられる語許可ビット（WLE）はアドレスバッファ部2
73において発生される。これにより統べてのアドレス及
びバイト許可信号に関して同じチップ上で同じタイミン
グで発生することが可能になる。
機能を、第８図に示すアドレス／データバッファ27の部
分により実行することも可能である（アドレス／データ
バッファ27は別のVLSIチップ上で実行可能である。）こ
の実施例では、データバッファ部分271内のTTLバッファ
は、システム主I/Oバス23上に表れるアドレス及びバイ
ト許可信号により直接制御される。データ転送許可ビッ
ト（BHE及びBLE）及びデータアドレスを選択するために
用いられる語許可ビット（WLE）はアドレスバッファ部2
73において発生される。これにより統べてのアドレス及
びバイト許可信号に関して同じチップ上で同じタイミン
グで発生することが可能になる。
【００２４】
以上のように、本発明によれば、マイクロプロセッサ
とアクセスされるバス装置のデータ幅の寸法の間のいか
なる相違も、バス制御器状態マシンにより自動的に調整
される。バス制御器内の状態マシンを用いることで、各
種信号の機能及びタイミングを迅速にかつ容易に変更す
ることが可能であり、I/O状態又は特定のマイクロプロ
セッサのアクセス要求に応答したバス周期の機能性及び
タイミングを（動的という意味で）変更するための手段
が提供される。さらに、バス制御器によりコンピュータ
システムに関するリセット制御及びクロック発生論理回
路が提供される。
とアクセスされるバス装置のデータ幅の寸法の間のいか
なる相違も、バス制御器状態マシンにより自動的に調整
される。バス制御器内の状態マシンを用いることで、各
種信号の機能及びタイミングを迅速にかつ容易に変更す
ることが可能であり、I/O状態又は特定のマイクロプロ
セッサのアクセス要求に応答したバス周期の機能性及び
タイミングを（動的という意味で）変更するための手段
が提供される。さらに、バス制御器によりコンピュータ
システムに関するリセット制御及びクロック発生論理回
路が提供される。
【００２５】 このように、本発明によれば、マイクロプロセッサ及
びその制御用アプリケーションソフトウェアは、バス制
御器が自動的にマイクロプロセッサとアクセスされる装
置の間のデータ幅の相違を調整するので、通常はデータ
幅を気にすることはない。
びその制御用アプリケーションソフトウェアは、バス制
御器が自動的にマイクロプロセッサとアクセスされる装
置の間のデータ幅の相違を調整するので、通常はデータ
幅を気にすることはない。
【００２６】 本発明は上記において特殊な実施例との関連で説明し
てきたが、当業者であれば、添付の特許請求の範囲を越
えることなく、また本発明の精神を離れることなく他の
修正及び変更が可能であると了解するであろう。
てきたが、当業者であれば、添付の特許請求の範囲を越
えることなく、また本発明の精神を離れることなく他の
修正及び変更が可能であると了解するであろう。
【００２７】 （参考） 以下に本発明の理解を助けるために、CPU/バス制御器
21において用いられる信号の定義について説明する。
21において用いられる信号の定義について説明する。
【００２８】 クロック発生器 CLK48M:DSK96M,DSK16M及びPERCLKを発生するために用
いられる入力信号。 CLKPRO:40メガヘルツの発信器クロック。バス制御器
状態マシンを駆動するために用いられる入力信号。40メ
ガヘルツの周波数で20メガヘルツのシステム速度が得ら
れる。この信号はインテル社の80286,80386,80386SX,80
385などを駆動するクロックの２倍のクロックである。 CKCK16:ディスククロック16。この入力信号がDSK96M
が16メガヘルツ（高）又は9.6メガヘルツ（低）である
かを決定する。 DSK96M:可変周波数クロック。これはフロッピーディ
スククロックとして用いられる出力信号である。これ
は、DKCK16入力信号の状態に応じて、9.6メガヘルツ又
は16メガヘルツである。 DSK16M:ディスククロック16メガヘルツ。この出力信
号は三つに分割されたCLK48Mのクッロクである。この信
号は16メガヘルツクロックを必要とするフロッピーディ
スク制御器その他のシステム要素により用いられる。 PERCLK:周辺機器クロック。直列ポート応用機器で用
いられる1.846メガヘルツの周波数を供給する出力信号
である。これはCLK48Mを26に分割したものである。 SYSCLK:システムクロック。この出力信号は、バス/CP
U制御器をプロセッサ及びメモリ制御器と同期化させる
ために用いられる。その周波数はCLKPROの周波数の1/2
に等しい。
いられる入力信号。 CLKPRO:40メガヘルツの発信器クロック。バス制御器
状態マシンを駆動するために用いられる入力信号。40メ
ガヘルツの周波数で20メガヘルツのシステム速度が得ら
れる。この信号はインテル社の80286,80386,80386SX,80
385などを駆動するクロックの２倍のクロックである。 CKCK16:ディスククロック16。この入力信号がDSK96M
が16メガヘルツ（高）又は9.6メガヘルツ（低）である
かを決定する。 DSK96M:可変周波数クロック。これはフロッピーディ
スククロックとして用いられる出力信号である。これ
は、DKCK16入力信号の状態に応じて、9.6メガヘルツ又
は16メガヘルツである。 DSK16M:ディスククロック16メガヘルツ。この出力信
号は三つに分割されたCLK48Mのクッロクである。この信
号は16メガヘルツクロックを必要とするフロッピーディ
スク制御器その他のシステム要素により用いられる。 PERCLK:周辺機器クロック。直列ポート応用機器で用
いられる1.846メガヘルツの周波数を供給する出力信号
である。これはCLK48Mを26に分割したものである。 SYSCLK:システムクロック。この出力信号は、バス/CP
U制御器をプロセッサ及びメモリ制御器と同期化させる
ために用いられる。その周波数はCLKPROの周波数の1/2
に等しい。
【００２９】 CPUインタフェース PADSN:プロセッサアドレス状態。プロセッサからのこ
の活性低入力信号は、アクセスが要求され、有効アドレ
スがプロセッサ出力ピン上に存在していることを示す。 PDAT:プロセッサデータ／制御。プロセッサからのこ
の入力信号は現在の周期がデータ（高）動作にあるか、
又は制御（低）動作にあるかを示す。（表１を参照）。 PS0N,PS1N:プロセッサバス周期状態。この活性低入力
信号はバス周期の起動を示し80286システムでのバス周
期の種類を規定する。 PENAN:プロセッサ許可信号。この活性低入力はプロセ
ッサからの停止確認又はDMAからの同様な機能を示す。
不活性である場合には、バスを他の装置に解放して、競
合を防止する。 IORDY:I/O作動可能。この入力はREADYNの発生をプロ
セッサに対して遅らせる。 PBE0N−3N:プロセッサバイト許可信号。プロセッサか
らのこれらの活性低入力はデータバス喉のバイトが現在
の転送に含まれているかを示す。内部回路はこれらの信
号から許可されるべき好適なバス信号を決定する（表２
を参照）。 PMEM:プロセッサメモリ/I/O。プロセッサからのこの
入力信号は現在の周期がメモリ（高）動作であるか、I/
O（低）動作であるかを示す（表１を参照）。 PRORST:プロセッサリセット。この活性高出力はプロ
セッサをリセットするために用いられる。 RAWRSTN:行リセット。この活性低入力により、プロセ
ッサを含むシステムがこの入力が低状態である限りリセ
ットされる。 READYN:作動可能。この活性低出力は80386プロセッサ
用のREADY（作動可能）信号である。 READYDN:作動遅延。この活性低出力は80286プロセッ
サ用のREADY信号である。READYN出力信号と同様のもの
であるが、PROCLKにより遅延されている。 RSTPRON:リセットプロセッサ。この活性低信号はPROR
ST出力信号を発生する、しかしシステムの残りの部分を
リセットすることはない。 SYSRSTN:システムリセット。この活性低出力はシステ
ムリセットを発生するために用いられている。 PWRI:プロセッサ書き込み／読み出し。このプロセッ
サからの入力信号は、現在の周期が書き込み（高）であ
るか、読み出し（低）であるかを示す（表１参照）。 KILLN:遮断指示。この活性低信号は、システムを部分
的にリセットするプロセッサ遮断指示の復号である。こ
れによりGC183DMA部分にリセットの好適なタイミングが
存在することが仮定され、部分的DMA周期が生じること
が防止される。
の活性低入力信号は、アクセスが要求され、有効アドレ
スがプロセッサ出力ピン上に存在していることを示す。 PDAT:プロセッサデータ／制御。プロセッサからのこ
の入力信号は現在の周期がデータ（高）動作にあるか、
又は制御（低）動作にあるかを示す。（表１を参照）。 PS0N,PS1N:プロセッサバス周期状態。この活性低入力
信号はバス周期の起動を示し80286システムでのバス周
期の種類を規定する。 PENAN:プロセッサ許可信号。この活性低入力はプロセ
ッサからの停止確認又はDMAからの同様な機能を示す。
不活性である場合には、バスを他の装置に解放して、競
合を防止する。 IORDY:I/O作動可能。この入力はREADYNの発生をプロ
セッサに対して遅らせる。 PBE0N−3N:プロセッサバイト許可信号。プロセッサか
らのこれらの活性低入力はデータバス喉のバイトが現在
の転送に含まれているかを示す。内部回路はこれらの信
号から許可されるべき好適なバス信号を決定する（表２
を参照）。 PMEM:プロセッサメモリ/I/O。プロセッサからのこの
入力信号は現在の周期がメモリ（高）動作であるか、I/
O（低）動作であるかを示す（表１を参照）。 PRORST:プロセッサリセット。この活性高出力はプロ
セッサをリセットするために用いられる。 RAWRSTN:行リセット。この活性低入力により、プロセ
ッサを含むシステムがこの入力が低状態である限りリセ
ットされる。 READYN:作動可能。この活性低出力は80386プロセッサ
用のREADY（作動可能）信号である。 READYDN:作動遅延。この活性低出力は80286プロセッ
サ用のREADY信号である。READYN出力信号と同様のもの
であるが、PROCLKにより遅延されている。 RSTPRON:リセットプロセッサ。この活性低信号はPROR
ST出力信号を発生する、しかしシステムの残りの部分を
リセットすることはない。 SYSRSTN:システムリセット。この活性低出力はシステ
ムリセットを発生するために用いられている。 PWRI:プロセッサ書き込み／読み出し。このプロセッ
サからの入力信号は、現在の周期が書き込み（高）であ
るか、読み出し（低）であるかを示す（表１参照）。 KILLN:遮断指示。この活性低信号は、システムを部分
的にリセットするプロセッサ遮断指示の復号である。こ
れによりGC183DMA部分にリセットの好適なタイミングが
存在することが仮定され、部分的DMA周期が生じること
が防止される。
【００３０】 マイクロチャネルインタフェース ADLN:アドレス復号ラッチ（マイクロチャネル信
号）。この活性低出力信号はチャネル装置により用いら
れて、有効アドレス及び状態ビットをラッチする。 CBE0N−3N:チャネルバス許可信号（マイクロチャネル
信号）。これらの活性低出力信号は32ビットデータ転送
時に用いられて、どのバイトがバス上で有効かを示す。 CBHEN:チャネルバイト高許可信号。これは、データバ
スの高バイト上のデータの転送を許可するために用いら
れるラッチ可能低双方向信号である。（表２参照。） CBLEN:これは、データバスの低バイト上のデータ転送
を許可するために用いられるラッチ可能低双方向信号
（アドレスビットがA0と同様）である（表２参照。）。 CMDN:指令（マイクロチャネル信号）。この活性低双
方向信号は、マイクロチャネルバス上で指令を読み出し
及び書き込みするために用いられる。 CWLEN:チャネル語低許可信号。このラッチ可能低双方
向信号（アドレスビットA1と同様）はデータのバイトを
選択（アドレス）するために用いられる（表２参照）。 DV16N:データ寸法を16へ戻す（マイクロチャネル信
号）。この活性低入力信号によりバス制御器がデータ寸
法情報監視可能になる。 DV32N:データ寸法を32へ戻す（マイクロチャネル信
号）。この活性低入力信号によりバス制御器がデータ寸
法情報監視可能になる。 IOCHRGY:I/Oチャネル作動可能（マクロチャネル信号
−CD CHRDY）。この入力は演算を計算するために必要
な時間を拡張するためにチャネル装置によって用いられ
る。 MMCCMDN:適合メモリ周期指令（マイクロチャネル信
号）。この活性低出力信号は、適合メモリ周期時にバス
上の有効データを示すために用いられる。 S0N,S1N:状態ビット０及び１（マイクロチャネル信
号）。これらの双方向信号はチャネル周期の状態及び種
類を示すために用いられる（表１参照）。 TR32:解釈32（マイクロチャネル信号）。この入力信
号が呈上の場合には、32ビットプロセッサ又はバスマス
タがマイクロチャネルを駆動していることを示す。
号）。この活性低出力信号はチャネル装置により用いら
れて、有効アドレス及び状態ビットをラッチする。 CBE0N−3N:チャネルバス許可信号（マイクロチャネル
信号）。これらの活性低出力信号は32ビットデータ転送
時に用いられて、どのバイトがバス上で有効かを示す。 CBHEN:チャネルバイト高許可信号。これは、データバ
スの高バイト上のデータの転送を許可するために用いら
れるラッチ可能低双方向信号である。（表２参照。） CBLEN:これは、データバスの低バイト上のデータ転送
を許可するために用いられるラッチ可能低双方向信号
（アドレスビットがA0と同様）である（表２参照。）。 CMDN:指令（マイクロチャネル信号）。この活性低双
方向信号は、マイクロチャネルバス上で指令を読み出し
及び書き込みするために用いられる。 CWLEN:チャネル語低許可信号。このラッチ可能低双方
向信号（アドレスビットA1と同様）はデータのバイトを
選択（アドレス）するために用いられる（表２参照）。 DV16N:データ寸法を16へ戻す（マイクロチャネル信
号）。この活性低入力信号によりバス制御器がデータ寸
法情報監視可能になる。 DV32N:データ寸法を32へ戻す（マイクロチャネル信
号）。この活性低入力信号によりバス制御器がデータ寸
法情報監視可能になる。 IOCHRGY:I/Oチャネル作動可能（マクロチャネル信号
−CD CHRDY）。この入力は演算を計算するために必要
な時間を拡張するためにチャネル装置によって用いられ
る。 MMCCMDN:適合メモリ周期指令（マイクロチャネル信
号）。この活性低出力信号は、適合メモリ周期時にバス
上の有効データを示すために用いられる。 S0N,S1N:状態ビット０及び１（マイクロチャネル信
号）。これらの双方向信号はチャネル周期の状態及び種
類を示すために用いられる（表１参照）。 TR32:解釈32（マイクロチャネル信号）。この入力信
号が呈上の場合には、32ビットプロセッサ又はバスマス
タがマイクロチャネルを駆動していることを示す。
【００３１】 バッファ制御信号 BUSDISN:この活性低入力信号はデータバッファ制御信
号を作動不能にして、バスの衝突が、CPUが数値コプロ
セッサレジスタにプログラムされている場合に、生じな
いようにする。 DT:データ転送。この出力信号が高の場合には、プロ
セッサからのデータをバスに対して作動可能にする。こ
の出力信号が低の場合には、データ方向がバスからプロ
セッサである。 LB0N−2N:ラッチバイト。これらの活性低信号はGC184
バッファチップに送られ、バス上のバイトを、アセンブ
ルされた語としてシステムプロセッサによる後続の作動
可能に関して、ラッチ内にセーブする。（EXPXN信号と
の関連で用いられる。） ENO0N−3N:許可データバッファ。これらの活性低出力
信号は32ビットデータバッファに関するバイト許可制御
として機能する。 ENR0N−ENR2N:許可ラッチバイト作動可能。バイトラ
ッツを読み出す、これらの活性低信号制御はGC184バス
バッファチップ内に含まれる。これは、８ビットの小さ
さを持つデータ経路を示す装置からの32ビット量の読み
出しに関して用いられるバス転送機構の一部である。 ENX1N:許可バイト交差。この活性低出力データバッフ
ァを可能化してデータバイト０からデータバイト１へ交
差させる。 ENX2N:許可語交差。この活性低出力はデータバッファ
を可能化して、低16ビットを高16ビットに交差させる
（すなわちバイト０をバイト２に、バイト１をバイト３
にする）。 ENX3N:バイト対バイト交差。この活性低出力は、デー
タバッファを可能化してデータバイト０からデータバイ
ト３にする。 MMCYCLN:適合メモリ周期。この活性低入力は処理中の
適合メモリ周期を示すために用いられる。 PABLEN:処理アドレスバスラッチ可能化。 STBDISN:ストローブ不許可。この活性低入力信号はチ
ャネル制御ストローブ及びバッファ許可を不許可にし、
プロセッサに対してREADYNを発生する回路を可能化し
て、プロセッサに対する主メモリのアクセスを許可す
る。
号を作動不能にして、バスの衝突が、CPUが数値コプロ
セッサレジスタにプログラムされている場合に、生じな
いようにする。 DT:データ転送。この出力信号が高の場合には、プロ
セッサからのデータをバスに対して作動可能にする。こ
の出力信号が低の場合には、データ方向がバスからプロ
セッサである。 LB0N−2N:ラッチバイト。これらの活性低信号はGC184
バッファチップに送られ、バス上のバイトを、アセンブ
ルされた語としてシステムプロセッサによる後続の作動
可能に関して、ラッチ内にセーブする。（EXPXN信号と
の関連で用いられる。） ENO0N−3N:許可データバッファ。これらの活性低出力
信号は32ビットデータバッファに関するバイト許可制御
として機能する。 ENR0N−ENR2N:許可ラッチバイト作動可能。バイトラ
ッツを読み出す、これらの活性低信号制御はGC184バス
バッファチップ内に含まれる。これは、８ビットの小さ
さを持つデータ経路を示す装置からの32ビット量の読み
出しに関して用いられるバス転送機構の一部である。 ENX1N:許可バイト交差。この活性低出力データバッフ
ァを可能化してデータバイト０からデータバイト１へ交
差させる。 ENX2N:許可語交差。この活性低出力はデータバッファ
を可能化して、低16ビットを高16ビットに交差させる
（すなわちバイト０をバイト２に、バイト１をバイト３
にする）。 ENX3N:バイト対バイト交差。この活性低出力は、デー
タバッファを可能化してデータバイト０からデータバイ
ト３にする。 MMCYCLN:適合メモリ周期。この活性低入力は処理中の
適合メモリ周期を示すために用いられる。 PABLEN:処理アドレスバスラッチ可能化。 STBDISN:ストローブ不許可。この活性低入力信号はチ
ャネル制御ストローブ及びバッファ許可を不許可にし、
プロセッサに対してREADYNを発生する回路を可能化し
て、プロセッサに対する主メモリのアクセスを許可す
る。
【００３２】 試験信号 BUSY:この活性高出力信号は、プロセッサ要求が作動
中であることを示す。 TESTN:この活性低入力信号は全ての出力をトライステ
ートにする。
中であることを示す。 TESTN:この活性低入力信号は全ての出力をトライステ
ートにする。
【００３３】 表４に可能データバイト及びアクセス装置寸法の関数
としてI/Oバスアクセスの組合わせについてのリストを
挙げる。また、表５に、I/Oバス23及びCPU11により情報
信号入力の異なる情報に対応する好適なバイト許可信号
についてのリストを挙げる。さらに、表６に最後の周期
検出ブロック39が回線38上の状態マシン31にLAST CYCL
E信号を発生する場合の条件のリストを挙げる。さら
に、表７にVLSIチップパッケージの電子的仕様について
のリストを挙げる。
としてI/Oバスアクセスの組合わせについてのリストを
挙げる。また、表５に、I/Oバス23及びCPU11により情報
信号入力の異なる情報に対応する好適なバイト許可信号
についてのリストを挙げる。さらに、表６に最後の周期
検出ブロック39が回線38上の状態マシン31にLAST CYCL
E信号を発生する場合の条件のリストを挙げる。さら
に、表７にVLSIチップパッケージの電子的仕様について
のリストを挙げる。
【００３４】
【表４】
【００３５】
【表５】
【００３６】
【表６】
【００３７】
【表７（その１）】
【００３８】
【表７（その２）】
【００３９】
【表７（その３）】
第１図は、本発明の原理に基づく、I/OバスとCPUバス制
御器を組み込んだ、典型的なマイクロプロセッサ制御コ
コンピュータシステムのブロック図である。 第２図は、本発明の原理に基づく、CPUバス制御器のブ
ロック図である。 第3a図は、第3aの１図、第3aの２及び第3aの３図の関連
を示す図である。 第3aの１図、第3aの２及び第3aの３図は、第２図に示す
CPUバス制御器の機械的ブロック図である。 第3b図は、第3bの１図、第3bの２及び第3bの３図の関連
を示す図である。 第3bの１図、第3bの２及び第3bの３図は、第２図に示す
CPUバス制御器の機能的ブロック図である。 第3c図は、第２図に示すCPUバス制御器の機械的ブロッ
ク図である。 第4a図は、第4aの１図、第4aの２及び第4aの３図の関連
を示す図である。 第4aの１図、第4aの２及び第4aの３図は、第２図及び第
3a図に示す状態マシンの論理図である。 第4b図は、第２図及び第3a図に示す状態マシンの論理図
である。 第5a図は、第２図及び第3a図に示す最後の周期検出回路
の論理図である。 第5b図は、第5bの１図及び第5bの２図の関連を示す図で
ある。 第5bの１図及び第5bの２図は、第２図及び第3a図に示す
最後の周期検出回路の論理図である。 第６図は、本発明のCPUバス制御器を組み込んだVLSIに
関するパッケージ及びピンのレイアウトを示す図であ
る。 第7a図、第7b図、第7c図及び第7d図は、第3a図乃至第3c
図のCPUバス制御器内の各種信号波形の関係を示すタイ
ミング図である。 第８図は、本発明のバス制御器の別の組込み例の概念的
ブロック図である。 11……CPU、 13……主システムメモリ、 15……局所バス、 16……メモリバス、 17……コプロセッサ、 19……DMA制御器、 21……CPUバス制御器、 23……I/Oバス、 25……メモリ制御器、 27……バッファ、 29……FD制御器、 31……状態マシン、 33……状態解釈、 35……許可検出、 37……バッファ制御、 39……最後の周期検出、 41……リセット制御、 43……クロック発生器、 45……アクセスラッチ
御器を組み込んだ、典型的なマイクロプロセッサ制御コ
コンピュータシステムのブロック図である。 第２図は、本発明の原理に基づく、CPUバス制御器のブ
ロック図である。 第3a図は、第3aの１図、第3aの２及び第3aの３図の関連
を示す図である。 第3aの１図、第3aの２及び第3aの３図は、第２図に示す
CPUバス制御器の機械的ブロック図である。 第3b図は、第3bの１図、第3bの２及び第3bの３図の関連
を示す図である。 第3bの１図、第3bの２及び第3bの３図は、第２図に示す
CPUバス制御器の機能的ブロック図である。 第3c図は、第２図に示すCPUバス制御器の機械的ブロッ
ク図である。 第4a図は、第4aの１図、第4aの２及び第4aの３図の関連
を示す図である。 第4aの１図、第4aの２及び第4aの３図は、第２図及び第
3a図に示す状態マシンの論理図である。 第4b図は、第２図及び第3a図に示す状態マシンの論理図
である。 第5a図は、第２図及び第3a図に示す最後の周期検出回路
の論理図である。 第5b図は、第5bの１図及び第5bの２図の関連を示す図で
ある。 第5bの１図及び第5bの２図は、第２図及び第3a図に示す
最後の周期検出回路の論理図である。 第６図は、本発明のCPUバス制御器を組み込んだVLSIに
関するパッケージ及びピンのレイアウトを示す図であ
る。 第7a図、第7b図、第7c図及び第7d図は、第3a図乃至第3c
図のCPUバス制御器内の各種信号波形の関係を示すタイ
ミング図である。 第８図は、本発明のバス制御器の別の組込み例の概念的
ブロック図である。 11……CPU、 13……主システムメモリ、 15……局所バス、 16……メモリバス、 17……コプロセッサ、 19……DMA制御器、 21……CPUバス制御器、 23……I/Oバス、 25……メモリ制御器、 27……バッファ、 29……FD制御器、 31……状態マシン、 33……状態解釈、 35……許可検出、 37……バッファ制御、 39……最後の周期検出、 41……リセット制御、 43……クロック発生器、 45……アクセスラッチ
フロントページの続き (72)発明者 ロナルド・ジェイ・ラーソン アメリカ合衆国ミネソタ州55419 ミネ アポリス，サウス・ジェイムズ・アヴェ ニュー・5409 (56)参考文献 特開 昭61−156358（ＪＰ，Ａ) 特開 平１−173247（ＪＰ，Ａ) 特開 昭63−141116（ＪＰ，Ａ) 特開 昭64−59449（ＪＰ，Ａ)
Claims (26)
- 【請求項１】あるマイクロプロセッサ用データ経路幅の
データ経路を有するマイクロプロセッサと、それぞれ
が、ある装置用データ経路幅のデータ経路を有し、か
つ、それぞれが、入出力バスに結合された制御可能な装
置と、マイクロプロセッサ要求に応答して前記入出力バ
ス上の入出力転送動作を制御するための制御器とを有す
るコンピュータシステムにおいて、 前記マイクロプロセッサと前記入出力バスに結合され、
前記マイクロプロセッサからの指令信号に応答し、及
び、前記入出力バスに結合された前記装置からの応答制
御信号に応答して、前記指令信号、及び前記装置からの
前記応答制御信号に基づいて入出力バス制御信号を生成
する状態マシン手段であって、前記入出力バスと前記装
置は前記入出力バス制御信号に応答し、該状態マシン手
段は、前記マイクロプロセッサ要求に応答して、前記入
出力バス上の入出力転送動作を開始し、及び制御する、
ことからなる状態マシン手段と、 前記マイクロプロセッサのマイクロプロセッサ用データ
経路幅を決定し、前記マイクロプロセッサのデータ経路
幅を示すマイクロプロセッサ経路幅信号を供給するため
の、前記マイクロプロセッサに結合されたバイト検出手
段と、 前記マイクロプロセッサ、前記入出力バス、前記バイト
検出手段、及び、前記状態マシン手段に結合され、前記
装置からの前記応答制御信号に基づいて、前記装置の前
記装置用データ経路幅を検出し、前記指令信号及び前記
入出力バス制御信号に応答して、前記マイクロプロセッ
サ経路幅信号、前記装置の装置データ経路幅、前記指令
信号、及び前記入出力バス制御信号に基づいて、現在マ
イクロプロセッサによって要求されている動作に関する
最終の入出力転送動作を検出すると共に、前記最終の入
出力転送動作の検出を示す最終サイクル信号を生成する
最終サイクル検出手段であって、前記マイクロプロセッ
サのアクセス動作において要求されたデータバイトアド
レスのうちの最上位のデータバイトアドレスを現在のア
クセスサイクルのデータバイトアドレスと比較して、前
記最上位のデータバイトアドレスが、現在のアクセスサ
イクルのデータバイトアドレスと一致したときに、前記
最終の入出力転送動作を検出することからなる、最終サ
イクル検出手段 を備える、前記制御器。 - 【請求項２】前記状態マシン手段が、前記最終サイクル
信号に応答して、現在マイクロプロセッサによって要求
されている前記動作の最終の入出力転送動作の完了時
に、前記制御器が次に要求される動作を受け取る準備が
できていることを示すREADY信号を生成することからな
る、請求項１の制御器。 - 【請求項３】前記マイクロプロセッサと前記状態マシン
との間に結合されて、前記指令信号を受信し、及び、前
記指令信号に応答して状態マシン刺激信号を生成する状
態解釈手段をさらに含み、前記状態マシン手段は前記状
態マシン刺激信号に応答して、マイクロプロセッサによ
って要求されている動作を開始することからなる、請求
項１の制御器。 - 【請求項４】前記マイクロプロセッサと前記入出力バス
に結合された許可検出手段をさらに含み、該許可検出手
段は、前記指令信号に応答して、入出力バスデータ許可
信号を生成することからなる、請求項１の制御器。 - 【請求項５】前記状態マシン手段、前記入出力バス、前
記最終サイクル検出手段、及び、前記許可検出手段に結
合されて、許可信号と方向制御信号を生成するバッファ
制御手段と、 前記バッファ制御手段と前記入出力バスに結合されて、
前記許可信号と前記方向制御信号に応答して、前記入出
力バス上のデータの流れを制御する、データ経路及びア
ドレスバッファ制御手段 をさらに含む、請求項４の制御器。 - 【請求項６】前記状態マシン手段に結合されて、複数の
主クロック信号を生成するための主クロック手段と、 前記状態マシン手段、前記状態解釈手段、及び前記主ク
ロック手段に結合されて、前記複数の主クロック信号の
各々を周波数分割することにより複数の２次クロック信
号を生成する、クロック信号生成手段であって、前記複
数の２次クロック信号の少なくとも１つが、前記状態解
釈手段によって使用されるために供給されることからな
る、クロック信号生成手段 をさらに含む、請求項３の制御器。 - 【請求項７】前記クロック信号生成手段に結合され、及
び、遮断信号に応答して、マイクロプロセッサをリセッ
トするプロセッサリセット信号を生成するためのリセッ
ト制御手段をさらに含む、請求項６の制御器。 - 【請求項８】前記状態マシン手段は、前記状態マシン刺
激信号に応答して、遮断信号を生成し、及び、該遮断信
号を前記リセット制御手段と前記検出手段に供給し、前
記リセット制御手段は、前記遮断信号に応答して、前記
プロセッサリセット信号を生成し、前記状態マシン手段
は、前記状態マシン刺激信号に応答して、停止信号を生
成し、及び、該停止信号を前記検出手段に供給し、該検
出手段は、前記停止信号に応答して、前記状態マシン手
段に、入出力動作の停止を実行させ、この場合に、制御
可能な装置はいずれもアクセスされないことからなる、
請求項７の制御器。 - 【請求項９】入出力バスに結合された制御可能な装置、
プロセッサの要求に応答して前記入出力バス上の動作を
制御するための入出力バス制御器を有する多重プロセッ
サコンピュータシステムにおいて、前記プロセッサによ
って要求された動作はそれぞれ、複数の入出力転送動作
を含み、前記入出力バス制御器が、 前記多重マイクロプロセッサと前記入出力バスに結合さ
れて、前記プロセッサからの前記プロセッサ要求に基づ
いて前記多重プロセッサによって要求された動作のタイ
プを検出し、及び、前記要求された動作のタイプに基づ
いて刺激信号を生成するプロセッサインターフェース手
段 を含み、該プロセッサインターフェース手段が、 前記プロセッサ要求と前記制御可能な装置からの応答制
御信号に応答して、現在プロセッサによって要求されて
いる動作に関する最終の入出力転送動作を検出し、及
び、前記最終の入出力転送動作の検出を示す最終サイク
ル信号を生成するための、最終サイクル検出手段と、 前記プロセッサ要求と前記応答制御信号に応答して、動
作を要求しているプロセッサのデータ幅を決定し、及
び、該プロセッサのデータ幅と前記制御可能な装置のデ
ータ経路幅を用いて、現在プロセッサによって要求され
ている動作を完了するための必要なデータバイト数を示
す許可信号を生成するための、許可検出手段と、 前記プロセッサ要求と前記応答制御信号に応答して、要
求された動作のタイプを決定し、及び、要求された動作
の前記タイプに基づいて前記刺激信号を生成するため
の、状態解釈手段と、 前記入出力バスと前記プロセッサインターフェース手段
に結合されて、前記プロセッサインターフェース手段か
らの前記刺激信号に応答して、及び、前記制御可能な装
置からの応答制御信号に応答して、前記入出力バス上の
前記プロセッサによって要求された動作を開始し、及
び、制御するための状態マシン手段と、 アドレス及びデータ情報を受信し、格納するための入出
力バスアドレス及びデータバッファ手段と、 前記状態マシン手段に結合されて、前記状態マシン手
段、前記プロセッサインターフェース手段、及び、前記
入出力バスアドレス及びデータバッファ手段から入力を
受信し、かつ、データ経路とアドレスバッファ手段に結
合されたバッファ制御手段であって、該バッファ制御手
段は、前記入力に応答して、許可及びデータ流れ制御信
号を生成して、前記入出力バス上の制御されたデータ流
れ及びアドレスの流れのために、前記データ経路とアド
レスバッファ手段を制御することからなる、バッファ制
御手段 とを備え、 前記最終サイクル検出手段は、前記プロセッサのアクセ
ス動作において要求されたデータバイトアドレスのうち
の最上位のデータバイトアドレスを現在のアクセスサイ
クルのデータバイトアドレスと比較して、前記最上位の
データバイトアドレスが、現在のアクセスサイクルのデ
ータバイトアドレスと一致したときに、前記最終の入出
力転送動作を検出するよう構成されており、 前記多重プロセッサの各々がデータ幅を有し、 前記制御可能な装置がデータ幅を有し、 前記入出力バス制御器が、前記多重プロセッサのデータ
幅と前記制御可能な装置のデータ幅に基づいて、前記多
重プロセッサと前記制御可能な装置間の、前記プロセッ
サによって要求された動作を制御し、前記入出力バス制
御器がさらに、 複数の主クロック信号を生成するために前記状態マシン
手段に結合された主クロック手段と、 前記状態マシン手段、前記状態解釈手段及び前記主クロ
ック手段に結合され、前記複数の主クロック信号の各々
を周波数分割することにより複数の２次クロック信号を
生成するためのクロック信号生成手段であって、前記複
数の２次クロック信号の少なくとも１つのクロック信号
が、前記状態解釈手段で使用するために提供されること
からなる、クロック信号生成手段 とを備える、入出力バス制御器。 - 【請求項１０】前記プロセッサインターフェース手段
が、前記プロセッサ要求と前記応答制御信号に応答し
て、現在プロセッサによって要求されている動作に関す
る最後の入出力転送動作を検出し、及び、前記最後の入
出力転送動作の検出を示す最後のサイクル信号を生成す
るための最終サイクル検出手段を備える、請求項９の入
出力バス制御器。 - 【請求項１１】前記クロック信号生成手段に結合され、
遮断信号に応答して、前記多重プロセッサをリセットす
るためのプロセッサリセット信号を生成するリセット制
御手段をさらに備える、請求項９の入出力バス制御器。 - 【請求項１２】前記入出力バス制御器が、VLSIチップ内
に実装される、請求項９の入出力バス制御器。 - 【請求項１３】前記状態マシン手段が、前記状態解釈手
段によって生成される対応する刺激信号に応答して、停
止信号を生成し、及び、該停止信号を前記検出手段に供
給し、前記検出手段が、前記停止信号に応答して前記状
態マシン手段に停止動作を実行させ、この場合に、どの
制御可能な装置もアクセスされず、及び、前記状態マシ
ン手段が、遮断信号を生成して、前記状態解釈手段によ
って生成される対応する刺激信号に応答して、該遮断信
号を前記リセット制御手段と前記検出手段に供給し、前
記リセット制御手段が、前記遮断信号に応答して前記プ
ロセッサリセット信号を生成することからなる、請求項
11の入出力バス制御器。 - 【請求項１４】前記入出力バス制御器が、前記主クロッ
ク信号に同期する同期式制御器である、請求項９の入出
力バス制御器。 - 【請求項１５】前記入出力バスが、非同期式バスであ
る、請求項14の入出力バス制御器。 - 【請求項１６】プロセッサから要求されたアクセス動作
を表す指令信号、及び、制御可能な装置からの応答制御
信号に応答して、前記制御可能な装置とのアクセス動作
を制御する方法であって、前記制御可能な装置の装置デ
ータ経路幅は、前記プロセッサのプロセッサデータ経路
幅と異なるものであっても良く、前記方法が、 要求されたアクセス動作において要求されたデータバイ
ト数を決定するステップと、 前記プロセッサのデータ経路幅を決定するステップと、 前記要求されたアクセス動作中にアクセスされる前記制
御可能な装置のデータ経路幅を決定するステップと、 要求されたアクセス動作のタイプに基づいて、インター
フェース用入出力バス上を、データ、装置制御信号、ア
ドレス情報信号、及びプロセッサ指令信号を表す信号を
送信するステップと、 要求されたアクセス動作のタイムに対応する刺激信号に
応答して、前記インターフェース用入出力バスを制御す
るための入出力バス制御信号を生成するステップと、 要求されたデータバイトの数、プロセッサのプロセッサ
データ経路幅、及び、要求されたアクセス動作中にアク
セスされる制御可能な装置の装置データ経路幅に基づい
て、要求されたアクセス動作を完了するために必要な最
終サイクルを決定するステップと、 前記最終サイクルの決定に応答して、次のアクセス動作
を要求することができるということを前記プロセッサに
示すREADY信号を生成するステップであって、要求され
たデータバイトアドレスのうちの最上位のデータバイト
アドレスを現在のアクセスサイクルのデータバイトアド
レスと比較するステップと、前記最上位のデータバイト
アドレスが、現在のアクセスサイクルのデータバイトア
ドレスと一致したときに、前記READY信号を生成するス
テップを含むことからなる、ステップ を含む方法。 - 【請求項１７】プロセッサから受信した動作要求信号に
基づいて、及び、制御可能な装置からの制御信号に基づ
いて、前記プロセッサと前記制御可能な装置間のアクセ
ス動作を制御するための制御器であって、前記プロセッ
サと前記制御可能な装置は、それぞれが、あるデータ経
路幅のデータ経路を有し、前記制御可能な装置は、入出
力（I/O）バスに結合されており、 前記プロセッサに結合されて、前記プロセッサから前記
動作要求信号を受信し、及び、前記動作要求信号に基づ
いて前記プロセッサが要求した動作のタイプと要求され
た前記動作を実行するための開始アドレスを決定し、及
び、前記動作要求信号に基づいて前記プロセッサのデー
タ経路幅を決定するためのプロセッサインターフェース
と、 前記プロセッサインターフェースと前記入出力バスに結
合された状態マシン手段であって、要求された動作用の
開始アドレス及び要求された動作のタイプに基づいて、
複数のアクセスサイクルを順次実行し、かつ、現在実行
中の一連のアクセスサイクルの状態を示すサイクル状態
信号を提供する状態マシン手段と、 前記プロセッサインターフェース、前記状態マシン手段
及び前記入出力バスに結合されて、前記入出力バスから
受信した信号に基づいて前記制御可能な装置のデータ経
路幅を決定し、及び、前記制御可能な装置のデータ経路
幅、前記サイクル状態信号、及び、前記動作要求信号に
基づいて、前記状態マシン手段によって現在実行されて
いるアクセスサイクルが、要求された動作を完遂するた
めに要求された最終アクセスサイクルであるか否かを判
定するための最終サイクル検出手段であって、前記プロ
セッサのアクセス動作において要求されたデータバイト
アドレスのうちの最上位のデータバイトアドレスを現在
のアクセスサイクルのデータバイトアドレスと比較し
て、前記最上位のデータバイトアドレスが、現在のアク
セスサイクルのデータバイトアドレスと一致したとき
に、現在実行されているアクセスサイクルが、最終アク
セスサイクルであることを検出すると共に、要求された
サイクルの最終サイクルの検出を示す最終サイクル信号
を前記状態マシン手段に送る、最終サイクル検出手段 を備え、 前記状態マシン手段は、該状態マシン手段が前記最終サ
イクル信号を受信するまで、アクセスサイクルの実行を
継続し、及び、前記最終サイクル信号に応答して、アク
セスサイクルの実行を中止することからなる、制御器。 - 【請求項１８】前記要求されたアクセス動作が、データ
読み取り動作であり、前記プロセッサインターフェース
が、前記プロセッサに結合されて、前記プロセッサのデ
ータバス上のビット位置を決定し、その位置に、前記デ
ータ読み取り動作中にデータを供給する手段を備える、
請求項17の制御器。 - 【請求項１９】前記プロセッサインターフェースが、前
記動作要求信号を受信するために前記プロセッサに結合
され、前記プロセッサによってアクセスされるビットを
検出し、及び、アクセスされるビットを示すビット信号
を供給するためのビット許可検出手段を備える、請求項
17の制御器。 - 【請求項２０】前記プロセッサインターフェースが、前
記プロセッサに結合されて、前記動作要求信号を受信
し、及び、前記動作要求信号に基づいて要求された動作
のタイプを決定し、さらに、要求された動作のタイプを
示す動作タイプ信号を提供するための状態解釈手段を備
える、請求項19の制御器。 - 【請求項２１】前記最終サイクル検出手段が、前記ビッ
ト許可検出手段、状態解釈手段、及び前記状態マシン手
段に結合されて、前記動作要求信号、前記サイクル状態
信号、前記ビット信号及び前記制御可能な装置の前記デ
ータ経路幅を評価して、現在のアクセスサイクルが前記
要求されたアクセスサイクルの最終サイクルか否かを検
出する評価手段を備える、請求項20の制御器。 - 【請求項２２】前記状態マシン手段が、前記プロセッサ
と同期動作し、前記入出力バスが前記プロセッサと非同
期動作をする、請求項17の制御器。 - 【請求項２３】前記状態マシン手段が、前記制御可能な
装置からの制御信号に基づいて、所望のタイミングで、
前記入出力バスにバス制御信号を供給する、請求項22の
制御器。 - 【請求項２４】前記状態マシン手段が、アクセスサイク
ルの実行の中止に応答して、前記プロセッサにREADY信
号を供給する、請求項17の制御器であって、該READY信
号は、該制御器が、次の動作要求信号を受信する準備が
できていることを示す信号であることからなる、制御
器。 - 【請求項２５】前記多重プロセッサのうちの１つのデー
タ幅が、前記多重プロセッサのそれ以外のデータ幅と異
なる、請求項９の入出力バス制御器。 - 【請求項２６】前記多重プロセッサのうちの少なくとも
１つのデータ幅が、前記制御可能な装置のうちの少なく
とも１つのデータ幅と異なる、請求項９の入出力バス制
御器。
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