JPH0619466A

JPH0619466A - 音楽情報処理システム

Info

Publication number: JPH0619466A
Application number: JP4174566A
Authority: JP
Inventors: Yasushi Sato; 康史佐藤
Original assignee: Kawai Musical Instrument Manufacturing Co Ltd
Current assignee: Kawai Musical Instrument Manufacturing Co Ltd
Priority date: 1992-07-01
Filing date: 1992-07-01
Publication date: 1994-01-28

Abstract

(57)【要約】（修正有）【目的】メモリの上位アドレスを時分割チャンネルデー
タまたは回路区別データとともに、データバスを介し出
力し、メモリに対するアクセス主体のアドレスビット不
足を補う。【構成】マスタトーンジェネレータまたはスレーブトー
ンジェネレータ１０６からＲＯＭ１０７に、アドレスバ
ス１１５を介し、下位読み出しアドレスデータＲＡが時
分割に供給され、楽音波形データＭＷが時分割に読み出
される。拡張アドレスジェネレータのラッチには、マス
タＣＰＵにより、データバス１１６を介し、上位読み出
しアドレスデータＲＡ（音色ナンバ）がセットされ、ラ
ッチは、回路の区別を示すマスタ／スレーブビット信号
Ｍ／Ｓ及び時分割チャンネルナンバデータに基づき選択
される。上位読み出しアドレスデータＲＡは、セレクタ
を介し、チャンネルの分割時間及びマスタ／スレーブの
切り換え分割時間に出力され、アドレスバス１１５を介
しＲＯＭ１０７に供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音楽情報処理システム
に関し、特に１つの音楽情報が長くて、分割して処理し
なくてはならないシステムに関する。

【０００２】

【従来技術】従来、音楽情報の処理、例えば楽音波形デ
ータの記憶、アクセスにおいては、楽音波形データをＲ
ＯＭまたはＲＡＭ等のメモリに記憶し、このメモリにア
ドレスデータを供給して楽音波形データをアクセスして
いた。

【０００３】上記楽音波形データのビット数は８ビット
等であるが、上記アドレスデータのビット数は必ずしも
楽音波形データのビット数と等しくないこともあり、メ
モリの記憶容量、すなわちアドレス数に対応したものと
なる。例えば、メモリの記憶容量が２５５番地であれ
ば、アドレスデータは８ビットとなり、４０９５番地で
あれば、アドレスデータは１２ビットとなり、６５５３
５番地であれば、アドレスデータは１６ビットとなる。
従って、データバスラインが８ビット、アドレスバスラ
インが１６ビットということもありうることになる。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うなメモリに接続される制御回路（音楽データ出力手
段）、例えば、トーンジェネレータ、ＣＰＵ等の処理ビ
ット数は固定されていた。このため、メモリに記憶さる
楽音波形データの量を増大させると、メモリのアドレス
データのビット数が、上記トーンジェネレータ、ＣＰＵ
等の処理ビット数を越えてしまい、ビット数の整合をと
ることができなかった。従って、トーンジェネレータ、
ＣＰＵ等の制御回路に接続されるメモリの容量は、上記
制御回路のビット数に対応したものとなり、メモリの容
量を大きくすることに限界があった。このことは、メモ
リの容量に限られず、データを送る先の回路の処理ビッ
ト数やアドレスバス等のバスラインのビット数等でも同
様であった。

【０００５】本発明は、上述した課題を解決するために
なされたものであり、本発明の目的は、トーンジェネレ
ータ、ＣＰＵ等の音楽データ出力手段の処理ビット数
が、波形メモリ等の音楽データを受け取る手段の処理ビ
ット数より小さくても、両手段を接続して、データ処理
を円滑に行うことにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、音楽データが２つ以上に分けられ、第
１の音楽データがそのまま時分割または回路別に出力さ
れ、残りの第２音楽データが記憶され、上記音楽データ
に対応する時分割チャンネルデータまたは回路区別デー
タも出力されて記憶され、このとき時分割チャンネルデ
ータに応じた分割時間または回路区別データに応じた切
り換え時間において、上記第２音楽データが出力される
ようにした。

【０００７】

【作用】これにより、ビット数の長い１つの音楽データ
が２つ以上に分けられ、両データが時分割または回路別
の時間同期制御がとられて出力される。従って、処理ビ
ット数の小さい手段から処理ビット数の大きい手段に向
って大きいビット数の音楽データを送ることができ、両
手段のビット数の整合をとることができる。また、音楽
データの送受にあたって、一方の手段の処理ビット数に
対し、他方の処理ビット数を拡張できて、全体回路の一
部のみにおいて、不整合を生じることなく、記憶容量等
の処理容量を拡大できる。

【０００８】

【実施例】

《１》全体回路図１は電子楽器の全体回路を示す。入力／出力回路１０
０には、キーボード（図示せず）、パネルスイッチ群
（図示せず）及びＭＩＤＩインターフェイス（図示せ
ず）の各キー、各スイッチのオン／オフイベントデー
タ、その他のデータが記憶される。このオン／オフイベ
ントは、スキャナー（図示せず）によって検出される。
上記キーボードは、弦、管（リード）、打（パッド）、
コンピュータのキーボード等で代用できる。

【０００９】ＲＯＭ１０１には、後述するフローチャー
トに対応し、かつメインＣＰＵ１０３が実行するプログ
ラム、その他の処理に対応するプログラム、各種データ
が記憶されている。ＲＡＭ１０２には、メインＣＰＵ１
０３の処理に使われる各種データ及び処理した各種デー
タが記憶される。メインＣＰＵ１０３によって、上記入
力／出力回路１００のイベントキューレジスタＥＱに記
憶されたイベントデータが図３に示すフォーマットに変
換され、送受制御回路１０４へ送られる。

【００１０】アドレスバス１１３を介して、アドレスデ
ータが送受制御回路１０４、入力／出力回路１００、Ｒ
ＯＭ１０１、ＲＡＭ１０２、メインＣＰＵ１０３、キー
ボード、パネルスイッチ群、スキャナの間で送受され
る。また、データバス１１４を介して、各種情報（イベ
ントデータＥＶ及びコマンドデータＣＭ等のデータ及び
プログラム）が送受制御回路１０４、入力／出力回路１
００、ＲＯＭ１０１、ＲＡＭ１０２、メインＣＰＵ１０
３、キーボード、パネルスイッチ群、スキャナの間で送
受される。

【００１１】マスタトーンジェネレータ１０５及びスレ
ーブトーンジェネレータ１０６では、送受制御回路１０
４を通じて送られたイベントデータＥＶに応じた楽音デ
ータが生成され、この楽音データはＤ−Ａコンバータ１
１０、１１０、アナグロミキサ１１１を介し、サウンド
システム１１２で発音される。

【００１２】ＲＯＭ１０７には、後述するフローチャー
トに対応し、かつマスタトーンジェネレータ１０５のマ
スタＣＰＵ３０１が実行するプログラム、その他の処理
に対応するプログラム、各種データが記憶されている。
この各種データには、複数種類の音色に応じた楽音波形
データＭＷが含まれる。この複数音色の楽音波形データ
ＭＷは順次時分割に読み出されて、マスタトーンジェネ
レータ１０５及びスレーブトーンジェネレータ１０６へ
送られ、楽音データが生成される。ＲＡＭ１０８には、
各種処理に使われる各種データ及び処理した各種データ
が記憶される。

【００１３】アドレスバス１１５を介して、アドレスデ
ータが送受制御回路１０４、マスタトーンジェネレータ
１０５、スレーブトーンジェネレータ１０６、ＲＯＭ１
０７、ＲＡＭ１０８の間で送受される。また、データバ
ス１１６を介して、各種情報（イベントデータＥＶ及び
コマンドデータＣＭ等のデータ及びプログラム）が送受
制御回路１０４、マスタトーンジェネレータ１０５、ス
レーブトーンジェネレータ１０６、ＲＯＭ１０７、ＲＡ
Ｍ１０８、メインＣＰＵ１０３、キーボード、パネルス
イッチ群、スキャナの間で送受される。

【００１４】上記送受制御回路１０４では、上記ＣＰＵ
１０３等の回路群とマスタトーンジェネレータ１０５及
びスレーブトーンジェネレータ１０６等の回路群との間
の各種情報の送受の制御が行われる。外部リセット回路
１１７から、メインＣＰＵ１０３及び送受制御回路１０
４には、電源投入時等に外部リセット信号ＲＥＳＥＴが
送出され、イニシャル状態にリセットされる。

【００１５】また、送受制御回路１０４からマスタトー
ンジェネレータ１０５及びスレーブトーンジェネレータ
１０６には、上記外部リセット信号ＲＥＳＥＴに対応し
たマスタリセット信号Ｍ−ＲＳＴ及びスレーブリセット
信号Ｓ−ＲＳＴがずれて送出され、イニシャル状態にリ
セットされる。マスタクロックジェネレータ１０９か
ら、送受制御回路１０４、マスタトーンジェネレータ１
０５及びスレーブトーンジェネレータ１０６には、マス
タクロック信号ＭＣＫが送出され、各種処理の同期がと
られる。

【００１６】《２》送受制御回路１０４図２は、上記送受制御回路１０４を示す。上記データバ
ス１１４上の各種情報（イベントデータＥＶ及びコマン
ドデータＣＭ等のデータ及びプログラム）はインターフ
ェイスユニット２０３を介して、上記データバス１１６
へ送出されたり、データバス１１６上の各種情報はイン
ターフェイスユニット２０３を介して、データバス１１
４上へ送出される。

【００１７】また、上記データバス１１６上のデータ
は、拡張アドレスジェネレータ２０５に記憶され、それ
ぞれの時分割チャンネルに応じたタイミングで、上記ア
ドレスバス１１５上へ出力される。この記憶されるデー
タは、ＲＯＭ１０７の楽音波形データＭＷの上記読み出
しアドレスデータＲＡの上位２ビットデータ（拡張アド
レスデータ）であり、この楽音波形データＭＷの読み出
しの時分割チャンネルナンバデータＣＮと、マスタ／ス
レーブビット信号Ｍ／Ｓとによって、出力タイミングが
制御される。

【００１８】この上位読み出しアドレスデータＲＡと時
分割チャンネルナンバデータＣＮとマスタ／スレーブビ
ット信号Ｍ／Ｓとは、マスタＣＰＵ３０１によってＲＡ
Ｍ１０８のアサインメントメモリ３０６より読み出され
拡張アドレスジェネレータ２０５へ送られる。拡張アド
レスジェネレータ２０５では、時分割チャンネルナンバ
データＣＮ及びマスタ／スレーブビット信号Ｍ／Ｓに応
じた分割時間において、上位読み出しアドレスデータＲ
Ａが出力され上記ＲＯＭ１０７に送られて、楽音波形デ
ータＭＷが読み出される。

【００１９】デコーダ２０１では、メインＣＰＵ１０３
からのアドレスデータ、リード／ライト信号ＲＤ１／Ｗ
Ｒ１の反転信号が変換され、この変換信号がインターフ
ェイスユニット２０３に供給され、インターフェイスユ
ニット２０３とデータバス１１４との間の上記各種情報
の入出力制御が行われる。

【００２０】デコーダ２０２では、マスタトーンジェネ
レータ１０５またはスレーブトーンジェネレータ１０６
からのアドレスデータ、リード／ライト信号ＲＤ２／Ｗ
Ｒ２の反転信号が変換され、この変換信号がインターフ
ェイスユニット２０３に供給され、インターフェイスユ
ニット２０３とデータバス１１６との間の上記各種情報
の入出力制御が行われる。上記変換信号は、アドレスデ
ータの一部（上位数ビットデータ）又は全部が特定の値
になったときにハイレベルとなるアドレスコントロール
信号ＡＤＣ１、ＡＤＣ２と、上記リード／ライト信号Ｒ
Ｄ１／ＷＲ１、ＲＤ２／ＷＲ２である。

【００２１】このアドレスデータの特定の値は、メイン
ＣＰＵ１０３サイドから見て、インターフェイスユニッ
ト２０３（またはマスタトーンジェネレータ１０５、ス
レーブトーンジェネレータ１０６、ＲＯＭ１０７または
ＲＡＭ１０８）がアドレス指定されたときのアドレス
値、またマスタトーンジェネレータ１０５サイドから見
て、インターフェイスユニット２０３または（入力／出
力回路１００、ＲＯＭ１０１またはＲＡＭ１０２）がア
ドレス指定されたときのアドレス値である。上記アドレ
スコントロール信号ＡＤＣ１、ＡＤＣ２は、イベントデ
ータＥＶ、コマンドデータＣＭの伝送指示信号、または
インターフェイスユニット２０３のチップイネーブル信
号を使ってもよい。

【００２２】上記マスタクロックジェネレータ１０９か
らのマスタクロック信号ＭＣＫは、クロックジェネレー
タ２０４に入力され、各種クロック信号φ０〜φＡ、サ
ブマスタクロック信号ＳＭＣＫが生成出力される。クロ
ック信号φ０〜φＡは上記拡張アドレスジェネレータ２
０５に入力され、時分割チャンネルの切換制御が行われ
る。

【００２３】上記クロック信号φ０〜φＡ及び上記外部
リセット回路１１７からの外部リセット信号ＲＥＳＥＴ
は、リセットコントローラ２０６に入力され、上記マス
タリセット信号Ｍ−ＲＳＴ及びスレーブリセット信号Ｓ
−ＲＳＴが生成され、上記マスタトーンジェネレータ１
０５及びスレーブトーンジェネレータ１０６へ送られ
る。このリセットコントローラ２０６からは、内部リセ
ット信号ＲＳＴも生成され、上記クロックジェネレータ
２０４及び拡張アドレスジェネレータ２０５へ送られ、
イニシャル状態にリセットされる。

【００２４】《３》インターフェイスユニット２０３図３はインターフェイスユニット２０３を示す。データ
バス１１４上の情報Ｄ１０〜Ｄ１７は、ラッチ５０１、
バッファ５０２を介して、データバス１１６上へ送られ
る。一方、データバス１１６上の情報Ｄ２０〜Ｄ２７
は、ラッチ５０４、バッファ５０３を介してデータバス
１１４上へ送られる。

【００２５】上記メインＣＰＵ１０３からのライト信号
ＷＲ１の反転信号と上記デコーダ２０１からのアドレス
コントロール信号ＡＤＣ１とは、ナンドゲート５０５を
介して、上記ラッチ５０１にラッチ信号として供給され
る。ラッチ５０１へのラッチは、ラッチ信号のアップエ
ッジで行われる。上記マスタＣＰＵ３０１からのリード
信号ＲＤ２の反転信号と上記デコーダ２０２からのアド
レスコントロール信号ＡＤＣ２とは、ナンドゲート５０
７を介して、上記バッファ５０２にゲート信号として供
給され、情報Ｄ１０〜Ｄ１７がデータバス１１６上へ送
られる。

【００２６】一方、上記マスタトーンジェネレータ１０
５／スレーブトーンジェネレータ１０６からのライト信
号ＷＲ２の反転信号と上記デコーダ２０２からのアドレ
スコントロール信号ＡＤＣ２とは、ナンドゲート５０８
を介して、上記ラッチ５０４にラッチ信号として供給さ
れる。ラッチ５０４へのラッチは、ラッチ信号のアップ
エッジで行われる。上記メインＣＰＵ１０３からのリー
ド信号ＲＤ１の反転信号と上記デコーダ２０１からのア
ドレスコントロール信号ＡＤＣ１とは、ナンドゲート５
０６を介して、上記バッファ５０３にゲート信号として
供給され、情報Ｄ２０〜Ｄ２７がデータバス１１４上へ
送られる。

【００２７】なお、上記ラッチ５０１、５０４は、８ビ
ット以上のデータを記憶できてもよいし、複数の８ビッ
トデータを記憶できてもよい。また、上記アドレスコン
トロール信号ＡＤＣ１／ＡＤＣ２は、デコード２０１／
２０２を介さず、直接メインＣＰＵ１０３／マスタＣＰ
Ｕ３０１から供給されてもよい。さらに、上記インター
フェイスユニット２０３は、データの送受のほかアドレ
スデータと通信制御データＴＣ等、その他のデータと通
信制御データＴＣの通信に転用可能である。また、この
インターフェイスユニット２０３は、非同期タイプであ
るが、同期タイプであってもよい。さらに、上記ラッチ
５０１、５０４、バッファ５０２、５０３は、データ通
信の形態に応じて省略することもできるし、データバス
に変更することもできる。

【００２８】《４》イベントデータＥＶ及びコマンドデ
ータＣＭ図４はイベントデータＥＶ及びコマンドデータＣＭのフ
ォーマットを示す。８ビットのイベントデータＥＶは、
主にメインＣＰＵ１０３から８ビットのデータバス１１
４を介し上記インターフェイスユニット２０３に送ら
れ、さらに８ビットのデータバス１１６を介しマスタＣ
ＰＵ３０１に送られ、楽音制御及び通信制御等が行われ
る。コマンドデータＣＭは、主にマスタＣＰＵ３０１か
ら上記インターフェイスユニット２０３を介してメイン
ＣＰＵ１０３に送られ、次のイベントデータＥＶのリク
エストまたは情況伝達等が行われる。

【００２９】上記イベントデータＥＶには、キーオン／
オフ、音色変更、音量変更、音色毎の音程変更、全体の
音程変更及び再初期化の６種類がある。各種類のイベン
トデータＥＶは４つの８ビットデータを１ブロックとし
て構成されている。４つのうち１番目のイベントデータ
ＥＶは全て“１１１１０１００”であり、イベントであ
ることを示す。但し再初期化は“１０００００００”で
あり、他のイベントと区別される。

【００３０】２番目のイベントデータＥＶの最上位ビッ
トを除いた上位５ビットは、上記イベントの上記各種類
を示し、この２番目のイベントデータＥＶに基づいて、
マスタＣＰＵ３０１によって、各イベントの識別が行わ
れる。この２番目のイベントデータＥＶの下位２ビット
は音色チャンネルを示している。この音色チャンネルに
は同時に発音可能な４種類の音色の音色ナンバを割り当
てることができ、この音色ナンバは上記パネルスイッチ
群等で選択され、上記それぞれの音色チャンネルは上記
４種類の音色が割り当てられた各音色チャンネルのナン
バデータを示している。この音色チャンネルは上記時分
割チャンネルナンバデータＣＮまたは上記音色ナンバデ
ータとしてもよい。

【００３１】３番目及び４番目のイベントデータＥＶ
は、上記各イベントの内容を示し、この３番目及び４番
目のイベントデータＥＶに基づいて、マスタＣＰＵ３０
１によって、各イベントの実行が行われる。具体的に
は、キーナンバデータ、タッチデータ（ベロシティデー
タ）、音色ナンバデータ、音量データ、音程データ等で
ある。

【００３２】上記各イベントデータＥＶの先頭の１ビッ
トは通信制御データＴＣである。イベントデータＥＶの
１番目から４番目まで“１”“０”“１”“０”と変化
し、これにより受信されたイベントデータＥＶの順番が
識別される。１番目の“１”と３番目の“１”、２番目
の“０”と４番目の“０”とは、マスタＣＰＵ３０１の
コマンドデータＣＭに基づいて識別される。むろん通信
制御データＴＣのビット数は１以上としてもよいし、イ
ベントデータＥＶのビット数は８以外でもよい。

【００３３】コマンドデータＣＭは、次のイベントデー
タＥＶの送信リクエストを示し、リクエストするイベン
トデータＥＶの順番に応じて“００００００００”“０
００００００１”“００００００１０”“００００００
１１”と変化する。また情況伝達のコマンドデータＣＭ
は、通信正常終了“０ＦＦн”、コマンド解釈エラーの
異状終了“０Ｅ０н”、タイムアウトの異状終了“０Ｅ
Ｅн”である。

【００３４】なお、上記イベントデータＥＶは、テン
ポ、リズム、エフェクト、変調、クオンタイズ、キース
ケーリング等のイベントを含んでもよいし、通信制御デ
ータＴＣは、複数のデータの順番のほか、受信先、送信
元、送信ユニット数、データバイト数、データビット
長、データ通信速度、誤り検出の方法等の通信条件（プ
ロトコル）を示してもよい。また、上記イベントデータ
ＥＶ及びコマンドデータＣＭは、ＲＯＭ１０１、１０７
に記憶されたプログラム内に含まれるが、ＲＡＭ１０
２、１０８のテーブルに記憶され、必要に応じて書き換
えられてもよい。

【００３５】上記イベントデータＥＶ及びコマンドデー
タＣＭの送受信は、メインＣＰＵ１０３及びマスタＣＰ
Ｕ３０１の間だけでなく、電子楽器、シーケンサ、コン
ピュータ、リズムマシンの各間、トーンジェネレータ、
エンベロープジェネレータ、アドレスコントローラ、キ
ーアサイナ、音色コントローラ、タッチレスポンスコン
トローラ、クオンタイズコントローラ、変調コントロー
ラ、エフェクトコントローラ、プログラムコントロー
ラ、インターフェイス、サウンドシステムの各間で行わ
れてもよい。また、データ通信ビット数は、８ビット以
外の１６ビット、３２ビット等でもよい。

【００３６】上記イベントデータＥＶ及びコマンドデー
タＣＭの送受信は、後述するメインＣＰＵ１０３及びマ
スタＣＰＵ３０１の音楽処理のメインルーチン内で実行
される。従って、割り込み処理内で実行されないから、
上記通信処理が各処理の中で必ず予め決められた順番で
実行され、通信処理が安定して円滑に実行される。ま
た、上記通信制御データＴＣはイベントデータＥＶ内の
データとともにパラレルに送信されるので、データ通信
ビットにおいて無駄な空きビットがなくなり、システム
全体を有効に使うことができる。さらに、上記通信制御
データＴＣとイベントデータＥＶ内のデータとが同時に
送信されるので、通信制御データＴＣに応じた処理とイ
ベントデータＥＶ内のデータに応じた処理とが同時また
は短い時間内に行われ、イベントに応じた処理が迅速か
つ円滑に実行される。

【００３７】《５》マスタトーンジェネレータ１０５図５はマスタトーンジェネレータ１０５及びその周辺回
路を示す。マスタＣＰＵ３０１によって、アドレスバス
コントローラ３０４及びデータバスコントローラ３０５
を介し、インターフェイスユニット２０３、ＲＯＭ１０
７またはＲＡＭ１０８がアクセスされる。また、トーン
ジェネレータ３０３によって、アドレスバスコントロー
ラ３０４及びデータバスコントローラ３０５を介し、Ｒ
ＯＭ１０７の楽音波形データＭＷが時分割に読み出され
る。この読み出しアドレスデータＲＤは、トーンジェネ
レータ３０３内で各時分割チャンネルごとに累算された
周波数ナンバデータである。

【００３８】上記アドレスバスコントローラ３０４で
は、アドレスバス１１５がマスタＣＰＵ３０１へ接続、
またはトーンジェネレータ３０３へ接続、接続されない
ハイインピーダンス状態が時分割に切り換えられる。ま
た上記データバスコントローラ３０５では、データバス
１１６がマスタＣＰＵ３０１へ接続、またはトーンジェ
ネレータ３０３へ接続、接続されないハイインピーダン
ス状態が時分割に切り換えられる。上記ハイインピーダ
ンス状態においては、マスタＣＰＵ３０１とトーンジェ
ネレータ３０３とが接続される。

【００３９】このアドレスバスコントローラ３０４、デ
ータバスコントローラ３０５の接続の切り換えは、バス
タイミングコントローラ３０２によって行われる。すな
わち、バスタイミングコントローラ３０２には、マスタ
クロック信号ＭＣＫ及びマスタリセット信号Ｍ−ＲＳＴ
またはスレーブリセット信号Ｓ−ＲＳＴが供給されて変
換され、これにより選択切換信号がアドレスバスコント
ローラ３０４及びデータバスコントローラ３０５に供給
され、この結果、バス１１５、１１６とマスタＣＰＵ３
０１の接続、バス１１５、１１６とトーンジェネレータ
３０３の接続及び非接続が切り換えられる。

【００４０】アドレスバスコントローラ３０４を介し
て、マスタＣＰＵ３０１またはトーンジェネレータ３０
３からアドレスバス１１５へアドレスデータが送られ、
逆方向には送られない。しかし、データバスコントロー
ラ３０５を介して、マスタＣＰＵ３０１またはトーンジ
ェネレータ３０３とデータバス１１６との間で双方向に
データが送られる。

【００４１】上記トーンジェネレータ３０３には、１２
チャンネル分の楽音生成システム（オシレータ）が時分
割処理により形成されており、楽音がポリフォニックに
発音される。上記ＲＡＭ１０８には、アサインメントメ
モリ３０６が設けられている。このアサインメントメモ
リ３０６には、上記時分割処理の各チャンネルに割り当
てられた楽音データに関するデータが各チャンネルごと
及びマスタトーンジェネレータ１０５／スレーブトーン
ジェネレータ１０６ごとに計２４個記憶される。

【００４２】この記憶データは、上記音色チャンネルナ
ンバデータ、上記音色ナンバデータ、上記上位２ビット
読み出しアドレスデータＲＡ（拡張アドレスデータ）、
下位読み出しアドレスデータ（図示せず）、キーナンバ
データ、タッチデータ（ベロシティデータ）、音量デー
タ、音程データ、時分割チャンネルナンバデータＴＣ、
マスタ／スレーブビット信号Ｍ／Ｓ等である。マスタ／
スレーブビット信号Ｍ／Ｓは、楽音の生成ソースがマス
タトーンジェネレータ１０５（“０”）であるか、スレ
ーブトーンジェネレータ１０６（“１”）であるか、す
なわち回路の区別を示す。これらのデータは、一部のチ
ャンネル及びマスタ／スレーブにおいて同じときは、記
憶方式を効率化して省略されることもある。

【００４３】上記ＲＯＭ１０７には、複数種類の音色に
応じた楽音波形データＭＷが記憶される。この複数種類
の音色は、波形の形（例えばピアノ、バイオリン、フル
ート、ドラム等の各波形、サイン波、三角波、矩形波等
の各波形、オルガンタイプ、パーカスタイプ等の各エン
ベロープ波形、発音開始から発音終了までの全部または
一部の各波形等）、各種スペクトル成分、各種フォルマ
ントに応じている。この楽音波形データＭＷの各音色
は、読み出しアドレスデータＲＡの上位２ビットデータ
に基づいて選択され、選択された楽音波形データＭＷの
各ポイントは読み出しアドレスデータＲＡの下位１８ビ
ットデータすなわち上記累算された周波数ナンバデータ
に基づいて読み出される。この複数音色の楽音波形デー
タＭＷは順次時分割に読み出されて、マスタトーンジェ
ネレータ１０５及びスレーブトーンジェネレータ１０６
へ送られ、楽音データが生成される。

【００４４】上記スレーブトーンジェネレータ１０６
も、このマスタトーンジェネレータ１０５と同じ構成で
ある。しかし、このスレーブトーンジェネレータ１０６
では、マスタＣＰＵ３０１は動作しない。従って、この
スレーブトーンジェネレータ１０６でだけ、マスタＣＰ
Ｕ３０１が設けられないようにいしてもよい。むろん、
スレーブトーンジェネレータ１０６でも、マスタＣＰＵ
３０１が動作して、後述するマスタトーンジェネレータ
１０５と同じ時分割な処理が実行されてもよい。

【００４５】《６》バスタイミングコントローラ３０
２、アドレスバスコントローラ３０４及びデータバスコ
ントローラ３０５図６は、上記バスタイミングコントローラ３０２、アド
レスバスコントローラ３０４及びデータバスコントロー
ラ３０５を示す。上記マスタＣＰＵ３０１からのアドレ
スデータＡＤは、バッファ４０１を介して、上記アドレ
スバス１１５へ供給され、上記トーンジェネレータ３０
３からのアドレスデータＡＤは、バッファ４０２を介し
て、上記アドレスバス１１５へ供給される。また、マス
タＣＰＵ３０１からトーンジェネレータ３０３に対する
アドレスデータＡＤは、上記バッファ４０１及び４０２
を介して送られる。

【００４６】また、マスタＣＰＵ３０１からのデータ
は、バッファ４０３を介して、上記データバス１１６へ
供給され、データバス１１６からのデータは、バッファ
４０３を介して、マスタＣＰＵ３０１へ供給される。さ
らに、トーンジェネレータ３０３からのデータは、バッ
ファ４０４を介して、上記データバス１１６へ供給さ
れ、データバス１１６からのデータは、バッファ４０４
を介して、トーンジェネレータ３０３へ供給される。

【００４７】また、マスタＣＰＵ３０１からトーンジェ
ネレータ３０３に対するデータは、上記バッファ４０３
及び４０４を介して送られ、トーンジェネレータ３０３
からマスタＣＰＵ３０１に対するデータは、同じくバッ
ファ４０３及び４０４を介して送られる。これらはいず
れも後述するＣＰＵ接続タイミングに例外的に行なわ
れ、この場合のみバッファ４０３及び４０４は同時に開
成される。この場合、例えば次述するナンドゲート４０
７とインバータ４０５との間にオアゲートが設けられ、
このオアゲートにマスタＣＰＵ３０１からの制御信号が
入力される。

【００４８】上記バッファ４０１及び４０３には、ナン
ドゲート４０６を介してクロック信号φ２がゲート信号
として与えられる。これにより、クロック信号φ２がハ
イレベルのとき、マスタＣＰＵ３０１と各バス１１５、
１１６との間の情報転送が可能となる。また、バッファ
４０２及び４０４には、インバータ４０５、ナンドゲー
ト４０６を介して上記クロック信号φ２がゲート信号と
して与えられるとともに、クロック信号φ４が上記ナン
ドゲート４０７を介してゲート信号として与えられる。
これにより、上記クロック信号φ２がローレベルで上記
クロック信号φ４がハイレベルのとき、トーンジェネレ
ータ３０３と各バス１１５、１１６との間の情報転送が
可能となる。

【００４９】上記ナンドゲート４０６には、マスタ／ス
レーブ信号が与えられている。このマスタ／スレーブ信
号は、マスタトーンジェネレータ１０５においてはハイ
レベル、スレーブトーンジェネレータ１０５においては
ローレベルであり、この結果、スレーブトーンジェネレ
ータ１０５においては、バッファ４０１、４０３が常時
閉成され、ＣＰＵがデスイネーブルとなる。

【００５０】上記クロック信号φ２、φ４は上述のクロ
ックジェネレータ２０４からの信号ではなく、このバス
タイミングコントローラ３０２内のクロックジェネレー
タ４０８からのものである。このクロックジェネレータ
４０８は上記クロックジェネレータ２０４と同じ構成で
ある。このクロックジェネレータ４０８には、マスタリ
セット信号Ｍ−ＲＳＴとスレーブリセット信号Ｓ−ＲＳ
Ｔとがクロック信号φ３一周期（φ４半周期）、すなわ
ち半チャンネル分の分割時間ずれて与えられる。従っ
て、バス１１５、１１６とスレーブトーンジェネレータ
１０６のトーンジェネレータ３０３との接続時間と、バ
ス１１５、１１６とマスタトーンジェネレータ１０５の
マスタＣＰＵ３０１／トーンジェネレータ３０３との接
続時間とは、重ならない。この結果、アドレスバス１１
５及びデータバス１１６とをマスタトーンジェネレータ
１０５とスレーブトーンジェネレータ１０６とで共通し
て使うことができる。

【００５１】上記バッファ４０１及び４０３が開成され
るときが、次述する図７のマスタ（Ｍ）の“Ｃ”に対応
し、上記バッファ４０２及び４０４が開成されるとき
が、次述する図７のマスタ（Ｍ）の“Ｔ”、スレーブ
（Ｓ）の“Ｔ”に対応し、上記すべてのバッファ４０１
〜４０４が閉成されるときが、次述する図７のマスタ
（Ｍ）の“Ｚ”に対応し、トーンジェネレータ３０３及
びマスタＣＰＵ３０１とアドレスバス１１５及びデータ
バス１１６とは非接続状態になる。

【００５２】上記“Ｃ”のときに、マスタＣＰＵ３０１
によるイベントデータＥＶの処理、拡張アドレスジェネ
レータ２０５への上位読み出しアドレスデータＲＡ、マ
スタ／スレーブビット信号Ｍ／Ｓ、時分割チャンネルナ
ンバデータＣＮ等のセットが行われる。上記“Ｔ”のと
きに、トーンジェネレータ３０３／スレーブトーンジェ
ネレータ１０６によるＲＯＭ１０７の楽音波形データＭ
Ｗの読み出しが行われる。周波数ナンバデータ等のトー
ンジェネレータ３０３／スレーブトーンジェネレータ１
０６へのセットは、上記“Ｃ”において実行される。

【００５３】《７》各種信号のタイムチャート図７は、電子楽器の内の各種信号のタイムチャートを示
す。クロック信号φ２は、上記マスタクロック信号ＭＣ
Ｋが１６分周されたものである。クロック信号φ４は、
クロック信号φ２が４分周されたものである。

【００５４】図７のマスタ（Ｍ）は、アドレスバス１１
５及びデータバス１１６へ接続されるマスタトーンジェ
ネレータ１０５の回路を示す。“Ｃ”はマスタトーンジ
ェネレータ１０５のマスタＣＰＵ３０１がバス１１５、
１１６に接続され、“Ｔ”はマスタトーンジェネレータ
１０５のトーンジェネレータ３０３がバス１１５、１１
６に接続されることを示す。“Ｚ”は接続されないハイ
インピーダンス状態を示す。このような接続切換は、上
述したようにクロック信号φ２、φ４、マスタリセット
信号Ｍ−ＲＳＴに基づき、バスタイミングコントローラ
３０２によって、アドレスバスコントローラ３０４及び
データバスコントローラ３０５において行われる。

【００５５】図７のスレーブ（Ｓ）は、アドレスバス１
１５及びデータバス１１６とスレーブトーンジェネレー
タ１０６のトーンジェネレータ３０３との接続状態を示
す。“Ｔ”と“Ｚ”は上述したとうりである。図７上方
に示すように、マスタトーンジェネレータ１０５とスレ
ーブトーンジェネレータ１０６とにリセット信号を同じ
タイミングで与えると、両トーンジェネレータ１０５、
１０６は同じ構成であるため、バス１１５、１１６とス
レーブトーンジェネレータ１０６のトーンジェネレータ
３０３との接続時間と、バス１１５、１１６とマスタト
ーンジェネレータ１０５のマスタＣＰＵ３０１／トーン
ジェネレータ３０３との接続時間とは、重なる。

【００５６】これに対し、図７中段に示すように、マス
タリセット信号Ｍ−ＲＳＴとスレーブリセット信号Ｓ−
ＲＳＴとがクロック信号φ３一周期（φ４半周期）、す
なわち半チャンネル分の分割時間ずれていると、以下の
ようになる。すなわち、バス１１５、１１６とスレーブ
トーンジェネレータ１０６のトーンジェネレータ３０３
との接続時間と、バス１１５、１１６とマスタトーンジ
ェネレータ１０５のマスタＣＰＵ３０１／トーンジェネ
レータ３０３との接続時間とは、重ならない。従って、
アドレスバス１１５及びデータバス１１６とをマスタト
ーンジェネレータ１０５とスレーブトーンジェネレータ
１０６とで共通して使うことができる。

【００５７】上記クロック信号φ４は、マスタトーンジ
ェネレータ１０５のトーンジェネレータ３０３の接続
（ハイレベル）と、スレーブトーンジェネレータ１０６
の接続（ローレベル）とに対応している。また上記クロ
ック信号φ２は、マスタＣＰＵ３０１の接続（ハイレベ
ル）と、トーンジェネレータ３０３の接続（ローレベ
ル）とに対応している。

【００５８】従って、上述したマスタ（Ｍ）及びスレー
ブ（Ｓ）の“Ｃ”“Ｔ”“Ｚ”の各接続／非接続の切り
換えは、上記クロック信号φ２、φ３、φ４等に基づ
き、周期的かつ時分割に行われる。また、マスタリセッ
ト信号Ｍ−ＲＳＴとスレーブリセット信号Ｓ−ＲＳＴと
のずれ時間は、マスタ（Ｍ）及びスレーブ（Ｓ）の
“Ｃ”“Ｔ”“Ｚ”の各接続／非接続の切り換え時間の
４倍となる。なお、上記“Ｃ”“Ｚ”の分割時間を省略
すれば、上記４倍を２倍、１倍にすることができる。

【００５９】なお、トーンジェネレータ１０５／１０６
の数は、２以上であってもよい。この場合、１つのチャ
ンネル分の分割時間がクロック信号φ３の１周期の３
倍、４倍とされ、この分割時間が３分割、４分割…され
て、各トーンジェネレータの接続／非接続の切り換えが
行われる。上述の接続／非接続の切り換え制御は、トー
ンジェネレータ１０５／１０６とバスライン１１５、１
１６との間のほかに、ＣＰＵ、アドレスジェネレータ、
アサインメントメモリ、エンベロープジェネレータ、キ
ーアサイナ、音色コントローラ、タッチレスポンスコン
トローラ、クオンタイズコントローラ、変調コントロー
ラ、エフェクトコントローラ、シーケンサ、プログラム
コントローラ（カウンタ）、インターフェイス、サウン
ドシステム、バスラインの各間等なんでもよい。

【００６０】クロック信号φ５、φ６は、上記クロック
信号φ４が３分周されたものである。両信号φ５、φ６
はハイレベル区間がずれている。クロック信号φ７は、
上記クロック信号φ６が２分周されたものである。クロ
ック信号φ８は、上記クロック信号φ７が２分周された
ものである。

【００６１】図７の“チャンネル（ＯＳＣ）”は、上記
マスタトーンジェネレータ１０５及びスレーブトーンジ
ェネレータ１０６のトーンジェネレータ３０３において
処理される時分割チャンネルのナンバを示す。このチャ
ンネルナンバは、上記クロック信号φ５、φ６、φ７、
φ８それぞれを１ビット目、２ビット目、３ビット目、
４ビット目とした４ビットデータに対応し、このクロッ
ク信号φ５、φ６、φ７、φ８に基づいて時分割処理の
チャンネル切り換えが制御される。

【００６２】《８》クロックジェネレータ２０４図８はクロックジェネレータ２０４を示す。Ｄタイプの
フリップフロップ６０１のクロック端子には、上記マス
タクロック信号ＭＣＫが入力され、反転Ｑ端子はＤ端子
に帰還接続されている。従って、マスタクロック信号Ｍ
ＣＫがハイレベルになるごとにフリップフロップ６０１
の出力が反転され、フリップフロップ６０１のＱ端子か
らは、マスタクロック信号ＭＣＫが２分周されたサブマ
スタクロック信号ＳＭＣＫが出力される。また、上記フ
リップフロップ６０１の反転Ｑ端子からのサブマスタク
ロック信号ＳＭＣＫの反転信号もバッファ６０２、６０
２を介し、カウンタ６０３のクロック端子ＣＫに入力さ
れる。

【００６３】このカウンタ６０３では、サブマスタクロ
ック信号ＳＭＣＫの反転信号がカウントされ、サブマス
タクロック信号ＳＭＣＫの反転信号が２、４、８、１６
分周された、上記クロック信号φ０、φ１、φ２、φ３
と、この各クロック信号の反転信号が出力される。

【００６４】上記カウンタ６０３のキャリアウト信号Ｃ
ＯＵＴは、クロック信号φ３一周期ごとにワンパルスと
なる信号であり、このキャリアウト信号ＣＯＵＴは、Ｊ
Ｋタイプのフリップフロップ６０５のＪ端子及びＫ端子
に入力される。また、上記サブマスタクロック信号ＳＭ
ＣＫの反転信号は、このフリップフロップ６０５のクロ
ック端子に入力される。従って、キャリアウト信号ＣＯ
ＵＴがハイレベルになるごとにフリップフロップ６０５
の出力が反転され、フリップフロップ６０５のＱ端子か
らは、クロック信号φ３が２分周されたクロック信号φ
４が出力され、反転Ｑ端子からはクロック信号φ４の反
転信号が出力される。

【００６５】上記クロック信号φ４と上記キャリアウト
信号ＣＯＵＴとは、それぞれアンドゲート６０９、６１
０、６１１に入力される。このため、アンドゲート６０
９、６１０、６１１からは、クロック信号φ４の一周期
ごとにワンパルスとなる信号が出力される。しかし、ア
ンドゲート６０９には、後述するクロック信号φ６も入
力されているので、クロック信号φ６がハイレベルのと
きのみ上記ワンパルス信号が出力され、結果として、ク
ロック信号φ６の一周期ごとにワンパルス信号が出力さ
れる。

【００６６】またアンドゲート６１０には、クロック信
号φ６の反転信号も入力されているので、クロック信号
φ６がローレベルのときのみ上記ワンパルス信号が出力
される。さらにアンドゲート６１１には、ナンドゲート
６０８の出力も入力されている。このナンドゲート６０
８には、クロック信号φ５、φ６の反転信号が入力され
ている。従って、アンドゲート６１１からは、クロック
信号φ５またはφ６がハイレベルのときのみ上記ワンパ
ルス信号が出力される。

【００６７】上記アンドゲート６１０からの信号は、Ｊ
Ｋタイプのフリップフロップ６０６のＪ端子及びＫ端子
に入力され、上記サブマスタクロック信号ＳＭＣＫの反
転信号は、フリップフロップ６０６のクロック端子に入
力される。従って、クロック信号φ６がローレベルのと
き、クロック信号φ４の一周期ごとにフリップフロップ
６０６の出力が反転され、この結果フリップフロップ６
０６のＱ端子からは、クロック信号φ４が３分周された
クロック信号φ５が出力され、反転Ｑ端子からはクロッ
ク信号φ５の反転信号が出力される。

【００６８】上記アンドゲート６１１からの信号は、Ｊ
Ｋタイプのフリップフロップ６０７のＪ端子及びＫ端子
に入力され、上記サブマスタクロック信号ＳＭＣＫの反
転信号は、フリップフロップ６０７のクロック端子に入
力される。従って、クロック信号φ５またはφ６がハイ
レベルのとき、クロック信号φ４の一周期ごとにフリッ
プフロップ６０７の出力が反転され、この結果フリップ
フロップ６０７のＱ端子からは、クロック信号φ４が３
分周されたクロック信号φ６が出力され、反転Ｑ端子か
らはクロック信号φ６の反転信号が出力される。

【００６９】上記アンドゲート６０９からの信号は、カ
ウンタ６０４のＴ端子に入力され、クロック端子に上記
サブマスタクロック信号ＳＭＣＫの反転信号が入力され
る。従って、クロック信号φ６の一周期ごとにカウント
が許容され、クロック信号φ６が２、４、８、１６分周
された、上記クロック信号φ７、φ８、φ９、φＡと、
この各クロック信号の反転信号が出力される。

【００７０】上記カウンタ６０３、６０４、フリップフ
ロップ６０１、６０５、６０６、６０７には、上記リセ
ットコントローラ２０６からの内部リセット信号ＲＳＴ
が供給されてリセットされる。この内部リセット信号Ｒ
ＳＴは、上記外部リセット回路１１７からの外部リセッ
ト信号ＲＥＳＥＴに応じて出力される。

【００７１】《９》拡張アドレスジェネレータ２０５図９〜図１３は負性論理の拡張アドレスジェネレータ２
０５を示す。拡張アドレスジェネレータ２０５には、上
記マスタＣＰＵ３０１によってＲＡＭ１０８のアサイン
メントメモリ３０６より、ＲＯＭ１０７の楽音波形デー
タＭＷの上位読み出しアドレスデータＲＡと、楽音波形
データＭＷの読み出しの時分割チャンネルナンバデータ
ＣＮと、マスタ／スレーブビット信号Ｍ／Ｓとがデータ
バス１１６を介して供給される。

【００７２】上記時分割チャンネルナンバデータＣＮ
は、トーンジェネレータ１０５／１０６に形成された時
分割処理システムのチャンネルを示す。上記マスタ／ス
レーブビット信号Ｍ／Ｓは、上述したように楽音の生成
ソースがマスタトーンジェネレータ１０５（“０”）で
あるか、スレーブトーンジェネレータ１０６（“１”）
であるか、すなわち回路の区別を示す。

【００７３】上記上位読み出しアドレスデータＲＡと時
分割チャンネルナンバデータＣＮとマスタ／スレーブビ
ット信号Ｍ／Ｓとは、マスタＣＰＵ３０１によってＲＡ
Ｍ１０８のアサインメントメモリ３０６より読み出され
る。拡張アドレスジェネレータ２０５では、時分割チャ
ンネルナンバデータＣＮ及びマスタ／スレーブビット信
号Ｍ／Ｓに応じた切り換え分割時間において、上位読み
出しアドレスデータＲＡが出力され上記ＲＯＭ１０７に
送られて、楽音波形データＭＷが読み出される。

【００７４】この上位読み出しアドレスデータＲＡと時
分割チャンネルナンバデータＣＮとマスタ／スレーブビ
ット信号Ｍ／Ｓは、マスタトーンジェネレータ１０５の
トーンジェネレータ３０３またはスレーブトーンジェネ
レータ１０６より出力されるようにしてもよい。この場
合トーンジェネレータ３０３またはスレーブトーンジェ
ネレータ１０６内に上記アサインメントメモリが設けら
れる。また、上記時分割チャンネルナンバデータＣＮ及
びマスタ／スレーブビット信号Ｍ／Ｓは、チャンネルカ
ウンタ（図示せず）からのデータ、または上位読み出し
アドレスデータＲＡが送られるときの上記クロック信号
φ５〜φ８及びφ４を転用してもよい。

【００７５】このデータバス１１６上の情報Ｄ２０〜Ｄ
２７のうち上位２ビットのＤ２６、Ｄ２７（ＤＢ６、Ｄ
Ｂ７）として、上記上位読み出しアドレスデータＲＡが
供給され、下位４ビットのＤ２０〜Ｄ２３（ＤＢ０〜Ｄ
Ｂ３）として、上記時分割チャンネルナンバデータＣＮ
が供給される。第５ビット目Ｄ２４（ＤＢ４）は、マス
タ／スレーブビット信号Ｍ／Ｓ等である。

【００７６】上記上位読み出しアドレスデータＲＡ（Ｄ
Ｂ６、ＤＢ７）は、図１０〜図１３に示す２４個の２ビ
ットラッチ８０１ａ〜１１０１ｆのいずれかにラッチさ
れる。この２４個のうち、２ビットラッチ８０１ａ〜９
０１ｆの１２個は、スレーブトーンジェネレータ１０６
からの上位読み出しアドレスデータＲＡがセットされ、
２ビットラッチ１００１ａ〜１１０１ｆの１２個は、ス
レーブトーンジェネレータ１０６からの上位読み出しア
ドレスデータＲＡがセットされる。

【００７７】各１２個の２ビットラッチは、１２個の時
分割チャンネルに対応しており、上記楽音波形データＭ
Ｗの時分割チャンネルに対応した２ビットラッチに、楽
音波形データＭＷの上位読み出しアドレスデータＲＡが
セットされる。このセットされる２ビットラッチを指定
するのが、上記時分割チャンネルナンバデータＣＮ（Ｄ
Ｂ０〜ＤＢ３）である。

【００７８】上記時分割チャンネルナンバデータＣＮ及
び上記マスタ／スレーブビット信号Ｍ／Ｓ（ＤＢ０〜Ｄ
Ｂ４）は、５つのＤタイプのフリップフロップ７０１ａ
〜７０１ｅのＤ端子に入力されて記憶される。このフリ
ップフロップ７０１ａ〜７０１ｅの各Ｑ出力、反転Ｑ出
力は、デコーダ回路７０２のナンドゲート７０３…、オ
アゲート７０４…を介して、ラッチ信号ＭＥＡ０〜ＭＥ
ＡＢ、ＳＥＡ０〜ＳＥＡＢとして、上記２ビットラッチ
８０１ａ〜１１０１ｆに供給される。

【００７９】マスタＣＰＵ３０１から発生された書き込
み信号Ｗの反転信号とアドレスバスのアドレスデータの
一部とが、デコード（図示せず）によって変換されて、
時分割チャンネル指定信号ＷＲＡとして出力される。こ
の時分割チャンネル指定信号ＷＲＡの反転信号は、上記
フリップフロップ７０１ａ〜７０１ｅのクロック端子Ｃ
Ｋに、ラッチ信号として供給される。これにより、マス
タＣＰＵ３０１が特定の番地に書き込みを行なう場合、
上記拡張アドレスデータが書き込まれるべき時分割チャ
ンネルの番号が自動的に指定され、この結果フリップフ
ロップ７０１ａ〜７０１ｅに上記時分割チャンネルナン
バデータＣＮ及び上記マスタ／スレーブビット信号Ｍ／
Ｓが記憶される。

【００８０】また、マスタＣＰＵ３０１から発生された
書き込み信号Ｗの反転信号とアドレスバスのアドレスデ
ータの一部とが、デコード（図示せず）によって変換さ
れて、拡張アドレス書き込み信号ＷＲＤとして出力され
る。この拡張アドレス書き込み信号ＷＲＤの反転信号
は、上記オアゲート７０４…に、開成信号として供給さ
れる。

【００８１】デコーダ回路７０２内の○印は、横線の入
力が縦線に沿ってアンドゲート７０３に入力されること
を示す省略記号である。例えば時分割チャンネルナンバ
データＣＮ及びマスタ／スレーブビット信号Ｍ／Ｓ（Ｄ
Ｂ０〜ＤＢ４）が、チャンネル“０”及びマスタ“０”
であれば、上記２４個のラッチ信号ＭＥＡ０〜ＳＥＡＢ
のうち、ラッチ信号ＭＥＡ０のみがローレベルとなり、
上位読み出しアドレスデータＲＡは２ビットラッチ８０
１ａにセットされる。

【００８２】また時分割チャンネルナンバデータＣＮ及
びマスタ／スレーブビット信号Ｍ／Ｓ（ＤＢ０〜ＤＢ
４）が、チャンネル“１０”及びスレーブ“１”であれ
ば、上記２４個のラッチ信号ＭＥＡ０〜ＳＥＡＢのう
ち、ラッチ信号ＳＥＡＡのみがローレベルとなり、上位
読み出しアドレスデータＲＡは２ビットラッチ１１０１
ｅにセットされる。

【００８３】上述のようにして、時分割チャンネルナン
バデータＣＮ及びマスタ／スレーブビット信号Ｍ／Ｓに
応じた２ビットラッチ８０１ａ〜１１０１ｆにセットさ
れた各上位読み出しアドレスデータＲＡは、セレクタ８
０２ａ〜８０２ｄ、９０２ａ〜９０２ｄ、１００２ａ〜
１００２ｄ、１１０１ａ〜１１０１ｄ、８０３ａ、８０
３ｂ、９０３ａ、９０３ｂ、１００３ａ、１００３ｂ、
１１０３ａ、１１０３ｂ、８０４ａ、８０４ｂ、１００
４ａ、１００４ｂを介して、上記時分割チャンネルナン
バデータＣＮに応じた切り換え分割時間においてセレク
ト出力される。

【００８４】この各セレクタ８０２ａ〜１１０４ｂに
は、上記クロック信号φ５〜φ８がセレクト切換信号と
して供給されており、このクロック信号φ５〜φ８は、
図７に示すように、時分割チャンネルナンバデータＣＮ
に対応している。従って、各上位読み出しアドレスデー
タＲＡは、時分割チャンネルナンバデータＣＮに応じた
切り換え分割時間においてセレクト出力される。

【００８５】例えば、２ビットラッチ８０１ａの上位読
み出しアドレスデータＲＡは、時分割チャンネルナンバ
データＣＮがチャンネル“０”に応じたものであり、ク
ロック信号φ５〜φ８が“００００”、すなわち時分割
チャンネル“０”のときに出力される。また、２ビット
ラッチ１１０１ｅの上位読み出しアドレスデータＲＡ
は、時分割チャンネルナンバデータＣＮがチャンネル
“１０”に応じたものであり、クロック信号φ５〜φ８
が“１０１０”、すなわち時分割チャンネル“１０”の
ときに出力される。

【００８６】このようにして時分割チャンネルに対応し
て選択された上位読み出しアドレスデータＲＡは、セレ
クタ８０５ａ、８０５ｂで、マスタ／スレーブビット信
号Ｍ／Ｓに応じた分割時間においてセレクト出力され
る。セレクタ８０５ａ、８０５ｂには、上記クロック信
号φ４がセレクト切換信号として供給されており、この
クロック信号φ４は、図７に示すように、マスタトーン
ジェネレータ１０５の接続（“１”）とスレーブトーン
ジェネレータ１０６の接続（“０”）に対応している。
従って、上記上位読み出しアドレスデータＲＡは、マス
タ／スレーブビット信号Ｍ／Ｓに応じた切り換え分割時
間においてセレクト出力される。

【００８７】さらに、このセレクタ８０５ａ、８０５ｂ
からの上位読み出しアドレスデータＲＡは、アンドゲー
ト８０６ａ、８０６ｂを介して、上記アドレスバス１１
５の上位ビットＡ１８、Ａ１９として出力され、ＲＯＭ
１０７へ送られて、楽音波形データＭＷが読み出され
る。アンドゲート８０６ａ、８０６ｂには、上記クロッ
ク信号φ２が反転されて供給されており、このクロック
信号φ２は、図７に示すようにマスタＣＰＵ３０１の接
続（“１”）とトーンジェネレータ３０３の接続
（“０”）に対応している。従って、上記上位読み出し
アドレスデータＲＡは、トーンジェネレータ３０３に応
じた切り換え分割時間において出力される。

【００８８】こうして、マスタトーンジェネレータ１０
５／スレーブトーンジェネレータ１０６のアドレスデー
タのビット数が、ＲＯＭ１０７に対するアドレスデータ
のビット数より少なくても、この不足ビットデータをデ
ータバス１１６から拡張アドレスジェネレータ２０５を
介してアドレスバス１１５へ出力することができる。こ
の場合、分割した各アドレスデータの出力の切り換え分
割時間の同期もとることができる。

【００８９】上記リセットコントローラ２０６からの内
部リセット信号ＲＳＴは、上記フリップフロップ７０１
ａ〜７０１ｅ、２ビットラッチ８０１ａ〜１１０１ｆに
供給されてリセットされる。この内部リセット信号ＲＳ
Ｔは、上記外部リセット回路１１７からの外部リセット
信号ＲＥＳＥＴに応じて出力される。

【００９０】上記上位読み出しアドレスデータＲＡ、時
分割チャンネルナンバデータＣＮ及びマスタ／スレーブ
ビット信号Ｍ／Ｓのビット数は、上記２、４、１に限定
されず、種々変更できる。これに応じて読み出される情
報の種類数、時分割チャンネル数、制御される回路数が
変化する。また、上記読み出される楽音波形データＭＷ
は、ＲＯＭ以外に、ＲＡＭ等の半導体メモリ、ＣＤ−Ｒ
ＯＭ／ＲＡＭ等の光メモリ等に記憶されてもよいし、複
数のメモリに記憶されてもよい。トーンジェネレータの
数はマスタ／スレーブの２つ以外に、１つまたは２つ以
上であってもよい。

【００９１】また、上記読み出しアドレスデータＲＡに
よって読み出される情報は、楽音波形データＭＷ以外
に、エンベロープデータ、変調データ、エフェクトデー
タ、リズムデータ、自動演奏データ、プログラム等、時
分割または回路別に読み出される情報ならば何でもよ
い。さらに、上記分割されて制御されるデータは、上記
読み出しアドレスデータＲＡのほか、書き込みアドレス
データ、楽音波形データ、エンベロープデータ、音高デ
ータ、音色データ、タッチデータ、音量データ、テンポ
データ、クオンタイズデータ、変調データ、エフェクト
データ、リズムデータ、自動演奏データ、プログラム
等、時分割または回路別に制御される情報ならば何でも
よい。

【００９２】上記分割されて制御されるデータは、上記
複数種類のデータが複数の回路または１つの回路から送
られたり、上記複数種類のデータが複数の回路または１
つの回路へ送られてもよい。また、上記分割されて制御
されるデータの発生ソースは、マスタトーンジェネレー
タ１０５／スレーブトーンジェネレータ１０６以外に、
ＣＰＵ、アドレスジェネレータ、アサインメントメモ
リ、エンベロープジェネレータ、キーアサイナ、音色コ
ントローラ、タッチレスポンスコントローラ、クオンタ
イズコントローラ、変調コントローラ、エフェクトコン
トローラ、シーケンサ、プログラムカウンタ、インター
フェイス、サウンドシステム等なんでもよい。

【００９３】《１０》リセットコントローラ２０６図１４はリセットコントローラ２０６を示す。上記外部
リセット回路１１７からの外部リセット信号ＲＥＳＥＴ
は、バッファ１２０４を介して、Ｄタイプのフリップフ
ロップ１２０１のＤ端子に入力される。このフリップフ
ロップ１２０１のＱ出力はフリップフロップ１２０２の
Ｄ端子に入力される。

【００９４】このフリップフロップ１２０１、１２０２
の両Ｑ出力及びバッファ１２０４からの外部リセット信
号ＲＥＳＥＴは、アンドゲート１２０３を介して、上記
内部リセット信号ＲＳＴとして出力される。一方、上記
フリップフロップ１２０１、１２０２のクロック端子に
は、上記クロック信号φ８が供給されている。従って、
外部リセット信号ＲＥＳＥＴの出力から、クロック信号
φ８のアップエッジが２回供給されると、上記内部リセ
ット信号ＲＳＴが出力される。

【００９５】この内部リセット信号ＲＳＴはＤタイプの
フリップフロップ１２０６のＤ端子に入力される。一
方、ナンドゲート１２０５には上記サブマスタクロック
信号ＳＭＣＫの反転信号、クロック信号φ０、φ１、φ
２、φ３、φ６、φ７、φ８及びクロック信号φ４の反
転信号が入力されている。これにより、ナンドゲート１
２０５からは、クロック信号φ８のダウンエッジからク
ロック信号φ４の半周期とサブマスタクロック信号ＳＭ
ＣＫの半周期戻った瞬間に、サブマスタクロック信号Ｓ
ＭＣＫ半周期の幅の反転パルス信号が出力される。

【００９６】この反転パルス信号は、上記フリップフロ
ップ１２０６のクロック端子に入力される。従って、ク
ロック信号φ８のダウンエッジからクロック信号φ４の
半周期戻った瞬間に、上記内部リセット信号ＲＳＴがフ
リップフロップ１２０６のＱ出力に保持される。

【００９７】このフリップフロップ１２０６のＱ出力
は、Ｄタイプのフリップフロップ１２０７のＤ端子に入
力され、このフリップフロップ１２０７のクロック端子
にはクロック信号φ３が入力されている。従って、フリ
ップフロップ１２０６のＱ出力に保持された内部リセッ
ト信号ＲＳＴは、クロック信号φ３一周期遅れて、フリ
ップフロップ１２０７のＱ出力に保持される。

【００９８】このフリップフロップ１２０７のＱ出力
は、Ｄタイプのフリップフロップ１２０８のＤ端子に入
力され、このフリップフロップ１２０８のクロック端子
にもクロック信号φ３が入力されている。従って、フリ
ップフロップ１２０７のＱ出力に保持された内部リセッ
ト信号ＲＳＴは、クロック信号φ３一周期遅れて、フリ
ップフロップ１２０８のＱ出力に保持される。

【００９９】上記フリップフロップ１２０７のＱ出力
は、バッファ１２０９、１２０９を介して、上記スレー
ブリセット信号Ｓ−ＲＳＴとして出力され、上記スレー
ブトーンジェネレータ１０６へ送られる。また上記フリ
ップフロップ１２０８のＱ出力は、バッファ１２０９、
１２０９を介して、上記マスタリセット信号Ｍ−ＲＳＴ
として出力され、上記マスタトーンジェネレータ１０５
へ送られる。

【０１００】こうして、マスタリセット信号Ｍ−ＲＳＴ
は、スレーブリセット信号Ｓ−ＲＳＴより、クロック信
号φ３一周期（φ４半周期）、すなわち半チャンネル分
の分割時間遅れて出力される。このため、バス１１５、
１１６とスレーブトーンジェネレータ１０６のトーンジ
ェネレータ３０３との接続時間と、バス１１５、１１６
とマスタトーンジェネレータ１０５のマスタＣＰＵ３０
１／トーンジェネレータ３０３との接続時間とは、重な
らない。従って、アドレスバス１１５及びデータバス１
１６とをマスタトーンジェネレータ１０５とスレーブト
ーンジェネレータ１０６とで共通して使うことができ
る。

【０１０１】なお、上記マスタリセット信号Ｍ−ＲＳＴ
及びスレーブリセット信号Ｓ−ＲＳＴは、周期的に出力
されてもよい。この場合、クロック信号φ４のアップエ
ッジの検出信号がマスタリセット信号Ｍ−ＲＳＴとな
り、クロック信号φ４のダウンエッジの検出信号がスレ
ーブリセット信号Ｓ−ＲＳＴとなる。上記内部リセット
信号ＲＳＴの反転信号は、上記フリップフロップ１２０
１、１２０２、１２０６、１２０７、１２０８に供給さ
れてリセットされる。

【０１０２】《１１》レジスタ群（ＲＡＭ１０２、１０
８）図１５は、ＲＡＭ１０２、ＲＡＭ１０８内に設けられた
レジスタ群を示す。スタックポイントレジスタＳ、ｓに
は、スタックポイントデータＳＰ、ｓｐが記憶される。
このスタックポイントデータＳＰ、ｓｐは、ＲＡＭ１０
２、ＲＡＭ１０８の各種処理データがストアされた最新
のアドレスを示している。

【０１０３】送信レジスタＸ、ｘには、送信されるイベ
ントデータＥＶ、送信されるコマンドデータＣＭが記憶
される。受信レジスタＡ、ａには、受信されたコマンド
データＣＭ、受信されたイベントデータＥＶが記憶され
る。通信バッファＢＵＦ、ｂｕｆには、送信される４つ
のイベントデータＥＶまたは受信された４つのイベント
データＥＶが記憶される。順番レジスタＹには、上記通
信バッファＢＵＦの各々の指定アドレスを示す順番デー
タＯＤがセットされる。ＲＡＭ１０８側では、この上記
送信レジスタｘが順番レジスタＹと同じ役目を果す。

【０１０４】返値レジスタＲＴＶ、ｒｔｖ、コミュニケ
ーションレジスタＣＤＭ、臨時レジスタＡＬは、種々の
中間処理データが記憶される。タイマカウンタＴでは、
タイムカウントが行われ、これによりタイムアウトの検
出が行われる。

【０１０５】《１２》メインＣＰＵ１０３のメインルー
チン図１６は、メインＣＰＵ１０３によって実行されるメイ
ンルーチンのフローチャートを示す。まずメインＣＰＵ
１０３の演算モードが１６進にセットされ（ステップＳ
１０１）、ポイントレジスタＳのスタックポイントデー
タＳＰが“０ＦＦн”にリセットされ（ステップＳ１０
２）、入力／出力回路１００、ＲＡＭ１０２、インター
フェイスユニット２０３、その他の回路のイニシャライ
ズが行われる（ステップＳ１０３）。

【０１０６】次いで、入力／出力回路１００のイベント
キューレジスタＥＱよりイベントデータＥＶが読み出さ
れ、返値レジスタＲＴＶに書き込まれる（ステップＳ１
０４）。このイベントデータＥＶが“０н”のノーイベ
ントならば（ステップＳ１０５）、上記ステップＳ１０
４へ戻り、ノーイベントでなければ、イベントデータＥ
Ｖがマスタトーンジェネレータ１０５／スレーブトーン
ジェネレータ１０６へ送られてイベント処理が実行され
る（ステップ１０６）。

【０１０７】《１３》イベント処理（ステップＳ１０
６）図１７は、メインＣＰＵ１０３によって実行される上記
ステップＳ１０６のイベント処理のフローチャートを示
す。まず上記返値レジスタＲＴＶのイベントデータＥＶ
が送信レジスタＸにセットされ、このイベントデータＥ
Ｖのコマンドデータ部分が返値レジスタＲＴＶに戻され
（ステップＳ２０１）、さらにイベントデータＥＶのコ
マンドデータ部分が送信レジスタＸに転送される（ステ
ップＳ２０２）。

【０１０８】そして、送信レジスタＸのイベントデータ
ＥＶのコマンドデータ部分が識別される（ステップＳ２
０３）。イベントデータＥＶが“２н”のパネルイベン
トを示せば、パネルイベント処理が実行され（ステップ
Ｓ２０４）、イベントデータＥＶが“４н”のキーイベ
ントを示せば、キーイベント処理が実行され（ステップ
Ｓ２０５）、イベントデータＥＶが“６н”の受信イベ
ントを示せば、受信イベント処理が実行される（ステッ
プＳ２０６）。イベントデータＥＶが“０н”のノーイ
ベントであれば、何も実行されない。

【０１０９】《１４》パネルイベント処理、キーイベン
ト処理、受信イベント処理（ステップＳ２０４〜Ｓ２０
６）図１８は、メインＣＰＵ１０３によって実行される上記
ステップＳ２０４〜Ｓ２０６のパネルイベント処理、キ
ーイベント処理及び受信イベント処理のフローチャート
を示す。まず上記イベントデータＥＶが図４に示される
データフォーマットに変換され（ステップＳ３０１）、
通信バッファＢＵＦに書き込まれる（ステップＳ３０
２）。そして、この通信バッファＢＵＦの変換されたイ
ベントデータＥＶが送受制御回路１０４を介してマスタ
トーンジェネレータ１０５またはスレーブトーンジェネ
レータ１０６へ送られる（ステップＳ３０３）。上述し
た処理は、パネルイベント処理、キーイベント処理及び
受信イベント処理いずれでも同じである。

【０１１０】《１５》イベント送信処理（ステップＳ３
０３）図１９は、メインＣＰＵ１０３によって実行される上記
ステップＳ３０３のイベントデータＥＶの送信処理のフ
ローチャートを示す。まずインターフェイスユニット２
０３のバッファ５０３のマスタＣＰＵ３０１からのコマ
ンドデータＣＭが読み出され、受信レジスタＡに書き込
まれる（ステップＳ４０１）。この受信レジスタＡのコ
マンドデータＣＭが“０ＦＦн”、すなわちマスタＣＰ
Ｕ３０１からの通信正常終了のコマンドでなければ、上
記ステップＳ４０１のインターフェイスユニット２０３
からのコマンドデータＣＭの読み出し処理が繰り返され
る（ステップＳ４０２）。

【０１１１】“０ＦＦн”の通信正常終了のコマンドデ
ータＣＭが送られていれば、順番レジスタＹがクリアさ
れ（ステップＳ４０３）、順番レジスタＹの順番データ
ＯＤに応じた通信バッファＢＵＦの先頭のイベントデー
タＥＶが読み出され、インターフェイスユニット２０３
のラッチ５０１に書き込まれる（ステップＳ４０４）。

【０１１２】次いで、インターフェイスユニット２０３
のバッファ５０４のコマンドデータＣＭが読み出され、
受信レジスタＡに書き込まれ（ステップＳ４０５）、こ
の受信されたコマンドデータＣＭと上記バッファ５０４
のコマンドデータＣＭとが比較される（ステップＳ４０
６）。一致せず、読み出しエラーならば、再度上記ステ
ップＳ４０４、Ｓ４０５のインターフェイスユニット２
０３からのコマンドデータＣＭの取り出し処理が繰り返
される。

【０１１３】一致していれば、受信レジスタＡの受信さ
れたコマンドデータＣＭが順番レジスタＹの順番データ
ＯＤに等しいか、すなわちイベントデータＥＶがエラー
なく送られ、次のイベントデータＥＶの送信がリクエス
トされているか否か判定される（ステップＳ４０７）。
リクエストされていれば、順番レジスタＹの順番データ
ＯＤが＋１され（ステップＳ４１０）、上述したステッ
プＳ４０３〜Ｓ４０７のイベントデータＥＶの送信処理
が繰り返される。そして、１ブロックすなわち４つのイ
ベントデータＥＶが送られて、順番レジスタＹの順番デ
ータＯＤが“４н”になれば、このイベントデータＥＶ
の送信処理がリターンされる。

【０１１４】また、上記ステップＳ４０７で、受信レジ
スタＡのコマンドデータＣＭが順番レジスタＹの順番デ
ータＯＤに等しくないとき、または受信レジスタＡのコ
マンドデータＣＭが“０Ｅ０н”すなわちコマンド解釈
エラーならば（ステップＳ４０８）、さらに上記コマン
ドデータＣＭが“０ＥＥн”すなわちタイムアウトなら
ば（ステップＳ４０９）、再度はじめから上記ステップ
Ｓ４０３〜Ｓ４０７のイベントデータＥＶの送信処理が
繰り返される。上記ステップＳ４０８、Ｓ４０９で、コ
マンドデータＣＭがコマンド解釈エラーでもタイムアウ
トでもなければ、その他の処理が行われる（ステップＳ
４１２）。

【０１１５】なお、上述した処理のほか、インターバル
割り込みルーチン、受信割り込みルーチンの処理もメイ
ンＣＰＵ１０３によって実行される。このインターバル
割り込みルーチンは周期的に行われ、キー、パネルスイ
ッチのオン／オフの検出が行われ、この検出に応じたイ
ベントデータＥＶが入力／出力回路１００のイベントキ
ューレジスタＥＱにセットされる。

【０１１６】上記受信割り込みルーチンは、入力／出力
回路１００を介してＭＩＤＩデータ等のシリアルデータ
が受信されたときに実行され、このシリアルデータが解
読され、図４のイベントデータＥＶに変換されて、入力
／出力回路１００のイベントキューレジスタＥＱにセッ
トされる。

【０１１７】《１６》マスタＣＰＵ３０１のメインルー
チン図２０は、マスタＣＰＵ３０１によって実行されるメイ
ンルーチンのフローチャートを示す。まず、マスタＣＰ
Ｕ３０１の演算モードが１６進にセットされ（ステップ
Ｔ１０１）、スタックポイントレジスタｓのスタックポ
イントデータｓｐが“０ＦＦн”にリセットされ（ステ
ップＴ１０２）、ＲＡＭ１０８、インターフェイスユニ
ット２０３、その他の回路のイニシャライズが行われる
（ステップＴ１０３）。

【０１１８】次いで、メインＣＰＵ１０３との入力／出
力タイミングを合わせるためのハンドシェーク処理が行
われ（ステップＴ１０４）、コミュニケーションレジス
タＣＯＭに“０ＦＦн”の通信正常終了のコマンドデー
タＣＭがセットされる（ステップＴ１０５）。そして、
インターフェイスユニット２０３のバッファ５０２のイ
ベントデータＥＶが読み出されるイベント受信処理が実
行され（ステップＴ１０６）、返値レジスタｒｔｖのイ
ベントデータＥＶが受信レジスタａにセットされる（ス
テップＴ１０７）。

【０１１９】この受信レジスタａのイベントデータＥＶ
が“０н”のノーイベントでなければ（ステップＴ１０
８）、イベントデータＥＶに応じた処理が実行される
（ステップＴ１０９）。上記イベントデータＥＶが“０
н”のノーイベントであれば、ステップＴ１０９の処理
は行われない。

【０１２０】次いで、コミュニケーションレジスタＣＯ
ＭのコマンドデータＣＭが、インターフェイスユニット
２０３のラッチ５０４へ送られ（ステップＴ１１０）、
通信バッファｂｕｆのイベントデータＥＶがマスタトー
ンジェネレータ１０５のトーンジェネレータ３０３及び
スレーブトーンジェネレータ１０６へ送られ（ステップ
Ｔ１１１）、チャンネル割り当てのための優先条件が設
定されて（ステップＴ１１２）、上記ステップＴ１０６
〜Ｔ１１２の処理が繰り返される。

【０１２１】《１７》イベント受信処理（ステップＴ１
０６）図２１は、マスタＣＰＵ３０１によって実行される上記
ステップＴ１０６のイベントデータＥＶの受信処理のフ
ローチャートを示す。まず返値レジスタｒｔｖが“０
н”にクリアされ（ステップＴ２０１）、インターフェ
イスユニット２０３のバッファ５０２のイベントデータ
ＥＶが読み出されて受信レジスタａにセットされ（ステ
ップＴ２０２）、このイベントデータＥＶと上記バッフ
ァ５０２のイベントデータＥＶとが比較される（ステッ
プＴ２０３）。一致せず、読み出しエラーならば、再度
上記ステップＴ２０２、Ｔ２０３のイベントデータＥＶ
の読み出し処理が行われる。

【０１２２】一致していれば、受信レジスタａのイベン
トデータＥＶと“８０н”との論理積、すなわちイベン
トデータＥＶの最上位ビットデータの抽出が行われて臨
時レジスタＡＬにセットされる（ステップＴ２０４）。
そして、上記受信レジスタａのイベントデータＥＶが
“０н”でない、すなわち受信データがあれば（ステッ
プＴ２０５）、タイマカウンタＴにタイムカウントデー
タＴＭの初期値がセットされ（ステップＴ２０６）、送
信レジスタｘが“０н”にクリアされる（ステップＴ２
０７）。

【０１２３】次いで、送信レジスタｘの順番データＯＤ
に応じた通信バッファｂｕｆのエリアに、上記臨時レジ
スタＡＬのイベントデータＥＶの最上位ビットデータが
セットされ（ステップＴ２０８）、送信レジスタｘの順
番データＯＤが“３н”、すなわち１ブロック−４つ全
てのイベントデータＥＶがまだ送られていなければ（ス
テップＴ２０９）、送信レジスタｘの順番データＯＤが
インターフェイスユニット２０３のラッチ５０４へ送ら
れて、次のイベントデータＥＶの送信がリクエストされ
る（ステップＴ２１２）。

【０１２４】そして、タイマカウンタＴのタイムカウン
トデータＴＭがまだ“０н”にならず、タイムアウトに
なっていなければ（ステップＴ２１３）、インターフェ
イスユニット２０３のバッファ５０２のイベントデータ
ＥＶが読み出されて受信レジスタａにセットされ（ステ
ップＴ２１５）、このイベントデータＥＶと上記バッフ
ァ５０２のイベントデータＥＶとが比較される（ステッ
プＴ２１６）。

【０１２５】一致していれば、受信レジスタａのイベン
トデータＥＶがインターフェイスユニット２０３にセッ
トされ（ステップＴ２１７）、送信レジスタｘの順番デ
ータＯＤに応じた通信バッファｂｕｆのイベントデータ
ＥＶの最上位ビットデータと、受信レジスタａのイベン
トデータＥＶとの排他的論理和がとられ、イベントデー
タＥＶの最上位ビットデータのみがクリアされ、受信レ
ジスタａにセットされる（ステップＴ２１８）。

【０１２６】次いで、一致していれば、受信レジスタａ
のイベントデータＥＶと“８０н”との論理積、すなわ
ちイベントデータＥＶの最上位ビットデータの抽出が行
われて臨時レジスタＡＬにセットされ（ステップＴ２１
９）、受信レジスタａのイベントデータＥＶが“０н”
でなく、すなわち受信データがあれば（ステップＴ２２
０）、送信レジスタｘの順番データＯＤが＋１されて
（ステップＴ２２１）、受信レジスタａのイベントデー
タＥＶが臨時レジスタＡＬを介して通信バッファｂｕｆ
にセットされていく。

【０１２７】上記ステップＴ２０９で、送信レジスタｘ
の順番データＯＤが“３н”、すなわち１ブロックの４
つのイベントデータＥＶがすでに送られていれば、送信
レジスタｘの順番データＯＤがインターフェイスユニッ
ト２０３のラッチ５０４へ送られ（ステップＴ２１
０）、返値レジスタｒｔｖに“１н”がセットされ（ス
テップＴ２１１）、メインＣＰＵ１０３に１ブロック分
のイベントデータＥＶの送信が終ったことが伝えられ
る。また、上記ステップＴ２１３で、タイマカウンタＴ
のタイムカウントデータＴＭが“０н”になって、タイ
ムアウトになっていれば、タイムアウトを示す“０ＥＥ
н”のコマンドデータＣＭがコミュニケーションレジス
タＣＯＭにセットされる（ステップＴ２１４）。

【０１２８】《１８》イベント実行処理（ステップＴ１
０９）図２２は、マスタＣＰＵ３０１によって実行される上記
ステップＴ１０９のイベント実行処理のフローチャート
を示す。まず、上記通信バッファｂｕｆに記憶されたイ
ベントデータＥＶが解読され、返値レジスタｒｔｖにセ
ットされ（ステップＴ３０１）、この返値レジスタｒｔ
ｖの解読されたイベントデータＥＶが送信レジスタｘに
セットされる（ステップＴ３０２）。

【０１２９】そして、この送信レジスタｘのイベントデ
ータＥＶが識別され（ステップＴ３０３）、イベントデ
ータＥＶが“０н”ならば、受信レジスタａに“０Ｅ０
н”のコマンド解読エラーのコマンドデータＣＭがセッ
トされ（ステップＴ３１１）、このコマンドデータＣＭ
がさらにコミュニケーションレジスタＣＯＭにセットさ
れる（ステップＴ３１８）。

【０１３０】また、上記イベントデータＥＶが“２н”
のキーオン／キーオフのイベントであれば、キーオン／
キーオフ処理が行われる（ステップＴ３０４）。上記イ
ベントデータＥＶが“４н”の音色変更のイベントであ
れば、音色変更処理が行われる（ステップＴ３０５）。
上記イベントデータＥＶが“６н”の音量変更のイベン
トであれば、音量変更処理が行われる（ステップＴ３０
６）。上記イベントデータＥＶが“８н”の音色ごとの
音程変更のイベントであれば、音色ごとの音程変更処理
が行われる（ステップＴ３０７）。

【０１３１】上記ステップＴ３０４では、イベントデー
タＥＶの中のキーナンバデータに応じた周波数ナンバデ
ータが、マスタＣＰＵ３０１によって、トーンジェネレ
ータ３０３またはスレーブトーンジェネレータ１０６に
セットされる。また、イベントデータＥＶの中の音色チ
ャンネルが示す音色ナンバデータに応じた上位読み出し
アドレスデータＲＡと、上記下位読み出しアドレスデー
タとが、マスタＣＰＵ３０１によって、ＲＡＭ１０８の
アサインメントメモリ３０６にセットされるか、または
拡張アドレスジェネレータ２０５の２ビットラッチ８０
１ａ〜１１０１ｆにセットされる。

【０１３２】このとき、時分割チャンネルナンバデータ
ＣＮが、マスタＣＰＵ３０１によって、拡張アドレスジ
ェネレータ２０５のフリップフロップ７０１ａ〜７０１
ｄにセットされるとともに、マスタ／スレーブビット信
号Ｍ／Ｓが、マスタＣＰＵ３０１によって、フリップフ
ロップ７０１ｅにセットされる。上記ステップＴ３０５
では上記音色チャンネルに対応する音色ナンバデータが
変更され、ステップＴ３０６では音量データが変更され
る。また、上記ステップＴ３０７では音色チャンネルで
発音中の時分割チャンネルの周波数ナンバデータが変更
される。

【０１３３】上記イベントデータＥＶが“Ａн”の全体
の音程変更のイベントであれば、全体の音程変更処理が
行われる（ステップＴ３０８）。上記イベントデータＥ
Ｖが“Ｃн”の再イニシャライズのイベントであれば、
再イニシャライズ処理が行われ（ステップＴ３０９）、
ＲＡＭ１０８、インターフェイスユニット２０３のイニ
シャライズ処理が行われる（ステップＴ３１０）。そし
て、上記Ｔ３０４〜Ｔ３１０の各処理の後に、受信レジ
スタａに“０ＦＦн”の通信正常終了のコマンドデータ
ＣＭがセットされ（ステップＴ３１２〜Ｔ３１７）、こ
のコマンドデータＣＭがさらにコミュニケーションレジ
スタＣＯＭにセットされる（ステップＴ３１８）。

【０１３４】《１９》イベント解読処理（ステップＴ３
０１）図２３は、マスタＣＰＵ３０１によって実行される上記
ステップＴ３０１のイベント解読処理のフローチャート
を示す。まず、通信バッファｂｕｆの先頭のイベントデ
ータＥＶが受信レジスタａにセットされ（ステップＴ４
０１）、この受信レジスタａのイベントデータＥＶが
“８０н”、すなわち再イニシャライズのイベントデー
タＥＶであれば（ステップＴ４０２）、受信レジスタａ
に“０Ｃн”の再イニシャライズのイベントデータＥＶ
がセットされ（ステップＴ４０３）、さらにこのイベン
トデータＥＶが返値レジスタｒｔｖにもセットされる
（ステップＴ４０８）。

【０１３５】上記ステップＴ４０２で、上記イベントデ
ータＥＶが“８０н”でなければ、通信バッファｂｕｆ
の２番目のイベントの種類を示すイベントデータＥＶが
受信レジスタａにセットされ（ステップＴ４０４）、こ
のイベントデータＥＶと“７０н”との論理積、すなわ
ちイベントデータＥＶの上位２ビット目〜４ビット目の
データが抽出され、受信レジスタａにセットされる（ス
テップＴ４０５）。さらに、この受信レジスタａのイベ
ントデータＥＶが４ビット下位へシフトされ、送信レジ
スタｘにセットされ（ステップＴ４０６）、このイベン
トデータＥＶが変換されて受信レジスタａにセットされ
る（ステップＴ４０７）。この変換は、“０００”→
“２н”、“０１１”→“４н”、“１００”→“６
н”、“１１０”→“８н”、“１１１”→“Ａн”で
あり、これら“２н”“４н”“６н”“８н”“Ａ
н”は、上述したステップＴ３０３で識別される。

【０１３６】なお、上述した処理のほか、インターバル
割り込みルーチンの処理もマスタＣＰＵ３０１によって
実行される。このインターバル割り込みルーチンは周期
的に行われ、上記タイムカウンタＴのタイムカウントデ
ータＴＭの値がマイナスでなければ、ディクリメントさ
れる。本発明は上記実施例に限定されず、本発明の趣
旨を逸脱しない範囲で種々変更可能である。例えば、上
記拡張アドレスジェネレータ２０５がＲＡＭとされ、こ
のＲＡＭはマスタ／スレーブにつきそれぞれ１２チャン
ネル分のメモリエリアを有し、上記音色ナンバデータ
（上位読み出しアドレスデータＲＡ）が、マスタＣＰＵ
３０１によって、対応するチャンネルメモリエリアに書
き込まれる。そして、このＲＡＭの読み出し／書き込み
アドレスデータとして、上記クロック信号φ４、φ５、
φ６、φ７、φ８が用いられ、書き込み／読み出し信号
Ｗ／Ｒとして、上記クロック信号φ２が用いられる。

【０１３７】

【発明の効果】以上詳述したように、本発明は、音楽デ
ータが２つ以上に分けられ、第１の音楽データがそのま
ま時分割または回路別に出力され、残りの第２音楽デー
タが記憶され、上記音楽データに対応する時分割チャン
ネルデータまたは回路区別データも出力されて記憶さ
れ、このとき時分割チャンネルデータに応じた分割時間
または回路区別データに応じた切り換え時間において、
上記第２音楽データが出力されるようにした。従って、
ビット数の長い１つの音楽データが２つ以上に分けら
れ、両データが時分割または回路別の時間同期制御がと
られて出力される。この結果、処理ビット数の小さい手
段から処理ビット数の大きい手段に向って大きいビット
数の音楽データを送ることができ、両手段のビット数の
整合をとることができる等の効果を奏する。また、音楽
データの送受にあたって、一方の手段の処理ビット数に
対し、他方の処理ビット数を拡張できて、全体回路の一
部のみにおいて、不整合を生じることなく、記憶容量等
の処理容量を拡大できる等の効果を奏する。

【図面の簡単な説明】

【図１】電子楽器の全体回路図である。

【図２】送受制御回路１０４を示す回路図である。

【図３】インターフェイスユニット２０３を示す回路図
である。

【図４】イベントデータＥＶ及びコマンドデータＣＭの
フォーマットを示す図である。

【図５】マスタトーンジェネレータ１０５及びその周辺
回路を示す回路図である。

【図６】バスタイミングコントローラ３０２、アドレス
バスコントローラ３０４及びデータバスコントローラ３
０５を示す回路図である。

【図７】電子楽器内の各種信号のタイムチャートを示す
図である。拡張アドレスジェネレータ２０５を示す回路
図である。

【図８】クロックジェネレータ２０４を示す回路図であ
る。

【図９】拡張アドレスジェネレータ２０５を示す回路図
である。

【図１０】拡張アドレスジェネレータ２０５を示す回路
図である。

【図１１】拡張アドレスジェネレータ２０５を示す回路
図である。

【図１２】拡張アドレスジェネレータ２０５を示す回路
図である。

【図１３】拡張アドレスジェネレータ２０５を示す回路
図である。

【図１４】リセットコントローラ２０６を示す回路図で
ある。

【図１５】ＲＡＭ１０２、１０８内の各レジスタを示す
図である。

【図１６】メインＣＰＵ１０３によって実行されるメイ
ンルーチンのフローチャートを示す図である。

【図１７】メインＣＰＵ１０３によって実行されるイベ
ント実行処理（ステップＳ１０６）のフローチャートを
示す図である。

【図１８】メインＣＰＵ１０３によって実行されるパネ
ルイベント処理、キーイベント処理及び受信イベント処
理（ステップＳ２０４〜Ｓ２０６）のフローチャートを
示す図である。

【図１９】メインＣＰＵ１０３によって実行されるイベ
ントデータＥＶ送信処理（ステップＳ３０３）のフロー
チャートを示す図である。

【図２０】マスタＣＰＵ３０１によって実行されるメイ
ンルーチンののフローチャートを示す図である。

【図２１】マスタＣＰＵ３０１によって実行されるイベ
ントデータＥＶ受信処理（ステップＴ１０６）のフロー
チャートを示す図である。

【図２２】マスタＣＰＵ３０１によって実行されるイベ
ント実行処理（ステップＴ１０９）のフローチャートを
示す図である。

【図２３】マスタＣＰＵ３０１によって実行されるイベ
ント解読処理（ステップＴ３０１）のフローチャートを
示す図である。

【符号の説明】

１００…入力／出力回路、１０３…メインＣＰＵ、１０
４…送受制御回路、１０５…マスタトーンジェネレー
タ、１０６…スレーブトーンジェネレータ、１０９…マ
スタクロックジェネレータ、１１７…外部リセット回
路、２０３…インターフェイスユニット、２０４、４０
８…クロックジェネレータ、２０５…拡張アドレスジェ
ネレータ、２０６…リセットコントローラ、３０１…マ
スタＣＰＵ、３０２…バスタイミングコントローラ、３
０３…トーンジェネレータ、３０４…アドレスバスコン
トローラ、３０５…データバスコントローラ、３０６…
アサインメントメモリ、５０１、５０４…ラッチ、４０
１〜４０４、４０２、５０３、６０２、１２０４、１２
０９…バッファ、４０６、４０７、５０５〜５０８…ナ
ンドゲート、６０８〜６１１、７０３、７０４、８０６
ａ、８０６ｂ、１２０３…アンドゲート、６０１、６０
５〜６０７、７０１ａ〜７０１ｅ、１２０１、１２０
２、１２０６〜１２０８…フリップフロップ、６０３、
６０４…カウンタ、７０２…デコーダ回路、８０１ａ〜
１１０１ｆ…２ビットラッチ、８０２ａ〜８０５ｂ、９
０２ａ〜１１０３ｂ…セレクタ、Ｓ、ｓ…スタックポイ
ントレジスタ、ＲＴＶ、ｒｔｖ…返値レジスタ、ＥＱ…
イベントキューレジスタ、Ｔ…タイマカウンタ、ＡＬ…
臨時レジスタ、Ｘ、ｘ…送信レジスタ、ＢＵＦ、ｂｕｆ
…通信バッファ、Ａ、ａ…受信レジスタ、Ｙ…順番レジ
スタ、ＣＯＭ…コミュニケーションレジスタ。

Claims

【特許請求の範囲】

【請求項１】出力すべき音楽データの一部の第１音楽デ
ータを時分割に出力する第１音楽データ出力手段と、この第１音楽データ出力手段より出力される第１音楽デ
ータの残りの第２音楽データを出力する第２音楽データ
出力手段と、この第２音楽データ出力手段より出力された第２音楽デ
ータを受け取り記憶する第２音楽データ記憶手段と、上記第１及び第２の音楽データに対応する、時分割処理
によるチャンネルを示す時分割チャンネルデータを出力
する時分割チャンネル出力手段と、この時分割チャンネル出力手段より出力された時分割チ
ャンネルデータを受け取り記憶する時分割チャンネル記
憶手段と、この時分割チャンネル記憶手段に記憶された時分割チャ
ンネルデータに応じた分割時間において、上記第２音楽
データ記憶手段に記憶された第２音楽データを出力する
第２音楽データ制御手段とを備えたことを特徴とする音
楽情報処理システム。
【請求項２】上記第２音楽データ制御手段は、さらに時
分割制御を行うための時分割チャンネル制御情報を発生
する時分割チャンネル制御情報発生手段を備え、この時
分割チャンネル制御情報発生手段によって発生された時
分割チャンネル制御情報と、上記時分割チャンネル記憶
手段に記憶された時分割チャンネルデータとの対応に応
じて、この時分割チャンネルデータに応じた分割時間に
おいて上記第２音楽データを出力することを特徴とする
請求項１記載の音楽情報処理システム。
【請求項３】上記上記第１及び第２の音楽データは、こ
の音楽データに応じた処理を行う音楽処理手段に送られ
ることを特徴とする請求項１記載の音楽情報処理システ
ム。
【請求項４】上記第１音楽データは、第１音楽データ出
力手段より第１のバスラインを介して出力され、上記第
２音楽データ及び時分割チャンネルデータは、第２音楽
データ出力手段及び時分割チャンネル出力手段より第２
のバスラインを介して上記第２音楽データ記憶手段及び
時分割チャンネル記憶手段に出力され、さらに第２音楽
データ制御手段からの第２音楽データは、上記第１のバ
スラインを介して出力されることを特徴とする請求項１
記載の音楽データ処理システム。
【請求項５】上記第２音楽データ記憶手段は、上記時分
割チャンネルデータに応じた複数の記憶エレメントより
なり、第２音楽データは、時分割チャンネルデータに応
じた記憶エレメントに記憶されることを特徴とする請求
項１記載の音楽情報処理システム。
【請求項６】上記第１音楽データは下位アドレスデータ
であり、上記第２音楽データは上位アドレスデータであ
ることを特徴とする請求項１記載の音楽情報処理システ
ム。
【請求項７】上記音楽処理手段には複数種類の楽音波形
データが記憶され、上記音楽データに基づいてこの楽音
波形データが読み出されることを特徴とする請求項３記
載の音楽情報処理システム。
【請求項８】出力すべき音楽データの一部の第１音楽デ
ータを複数の回路から切り換えて出力する第１音楽デー
タ出力手段と、この第１音楽データ出力手段より出力される第１音楽デ
ータの残りの第２音楽データを出力する第２音楽データ
出力手段と、この第２音楽データ出力手段より出力された第２音楽デ
ータを受け取り記憶する第２音楽データ記憶手段と、上記第１及び第２の音楽データに対応する、上記複数の
回路を区別する回路区別データを出力する回路区別デー
タ出力手段と、この回路区別データ出力手段より出力された回路区別デ
ータを受け取り記憶する回路区別データ記憶手段と、この回路区別データ記憶手段に記憶された回路区別デー
タに応じた切り換え時間において、上記第２音楽データ
記憶手段に記憶された第２音楽データを出力する第２音
楽データ制御手段とを備えたことを特徴とする音楽情報
処理システム。
【請求項９】上記第２音楽データ制御手段は、さらに上
記複数の回路を切り換えるための回路切り換え制御情報
を発生する回路切り換え制御情報発生手段を備え、この
回路切り換え制御情報発生手段によって発生された回路
切り換え制御情報と、上記回路区別データ記憶手段に記
憶された回路区別データとの対応に応じて、この回路区
別データに応じた切り換え時間において上記第２音楽デ
ータを出力することを特徴とする請求項８記載の音楽情
報処理システム。
【請求項１０】上記上記第１及び第２の音楽データは、
この音楽データに応じた処理を行う音楽処理手段に送ら
れることを特徴とする請求項８記載の音楽情報処理シス
テム。
【請求項１１】上記第１音楽データは、第１音楽データ
出力手段より第１のバスラインを介して出力され、上記
第２音楽データ及び回路区別データは、第２音楽データ
出力手段及び回路区別データ出力手段より第２のバスラ
インを介して上記第２音楽データ記憶手段及び回路区別
データ記憶手段に出力され、さらに第２音楽データ制御
手段からの第２音楽データは、上記第１のバスラインを
介して出力されることを特徴とする請求項８記載の音楽
情報処理システム。
【請求項１２】上記第２音楽データ記憶手段は、上記回
路区別データに応じた複数の記憶エレメントよりなり、
第２音楽データは、回路区別データに応じた記憶エレメ
ントに記憶されることを特徴とする請求項８記載の音楽
情報処理システム。
【請求項１３】上記第１音楽データは下位アドレスデー
タであり、上記第２音楽データは上位アドレスデータで
あることを特徴とする請求項８記載の音楽情報処理シス
テム。
【請求項１４】上記音楽処理手段には複数種類の楽音波
形データが記憶され、上記音楽データに基づいてこの楽
音波形データが読み出されることを特徴とする請求項１
０記載の音楽情報処理システム。
【請求項１５】上記複数の回路を区別する回路区別デー
タは、複数のトーンジェネレータを区別するデータであ
ることを特徴とする請求項８記載の音楽情報処理システ
ム。