JPH03208153A - Ｃｐｕバス制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプロセッサ制御器に関し、特に、異な
るデータ幅を備えたマイクロプロセッサ間の機能的リン
クと、テータバス上の異なる寸法テータ幅を備えた装置
にアクセス可能なデータバスを供給するための状態マシ
ン技法を組み込んだバス制御器に関する。

（従来の技術） パーソナルコンピュータや、デスクトップ型コンピュー
タといった、マイクロプロセッサ制御のフンビュータに
おいては、コンピュータでは、マイクロプロセッサとコ
ンピュータシステムを構成する他の装置との間の一組の
電子的接続が必要となる。これらの通信リンクは、総称
的に、入出力システム、すなわちＩ／Ｏバスと呼ばれて
いる。完全なＩ／Ｏバスにはいくつかの構成部材、すな
わち、データバス、すなわちデータ流れ用の回線；アド
レスバス、すなわちデータが転送されるメモリアドレス
を特定する一組の回線；及びバス上の各種装置に制御信
号及び電力を供給するための各種支援回線を含んでいる
。バス制御器は全ての■／○バス周期を起動し制御する
。制御器は、Ｉ／Ｏバス、アドレス及びデータバノファ
、ＣＰＵ，直接メモリアドレス（ＤＭＡ）装置その他の
メモリ制御器に対するインタフェースを制御する。

従来のバス制御器は、マイクロプロセッサアーキテクチ
ャの一部として統合され機能化されていた。マイクロプ
ロセッサ技注が進歩するにつれて、バス制御器技法は別
のものとなり、特徴的になってきた。同様に、各種マイ
クロフロセッサと共に使用される周辺機器の数が増加す
るにつれて、統合型マイクロプロセッサバス制御器アー
キテクチャ用の周辺機器は、別のマイクロプロセッサの
バス制御器と一緒には一般的に使用できないことが明ら
かになってきた。

別々のマイクロプロセッサ及びバス制御器のアーキテク
チャにより柔軟なシステム設計が可能になると共に、多
くの異なるマイクロプロセッサの中で多くの周辺機器の
インタフェースが可能になる。現在の技術水準では、マ
イクロプロセッサはメモリ管理ユニット、ＣＲＴ制御器
、フロッピーディスク制御器、ハードディスク制御器、
演算コーププロセッサ（ａｒｉｔｈｍｅｔｉｃ　ｃｏｖ
ｅ　ｐｒｏｃｅｓｓｏｒｓ）などとのインタフェースが
期待されている。さらに、次世代の３２バイトマイクロ
プロセッサは、特殊に設計されたバス制御器を必要とせ
ずに、既に存在する周辺装置とのインタフェースが可能
でなければならない。

しかしながら、今日のマイクロプロセッサ及びバス制御
器のアーキテクチャが分離しているとはいえ、特定の種
類又は範囲のマイクロプロセッサ及び周辺機器とのイン
タフェースを意図したバス制御器は、依然として特定の
システム構成に限定されており、さらに次世代のマイク
ロプロセッサに関しては設計の柔軟性をも制限している
。例えば、ＩＢＭ社から製造販売されている、ｒＰｃ　
　ＸＴＪ及びｒＰＣ　　ＡＴＪとして知られている公知
のパーソナルコンビ一一タを考えてみればよい。

これまで、■／○バス構造及び小型マイクロプロセッサ
内蔵のコンピュータシステムは、マイクロプロセッサの
Ｉ／Ｏビンをバソファ的に若干拡張したものを備えてい
る。マイクロプロセッサの速度、データ幅、アーキテク
チャ、■／０プロトコルは急速に進歩しているが、シス
テム水準のＩ／Ｏバス構成は、５乃至１０年の間、基本
的にはその構造及びタイミングを変化させていない。例
えば、８ビノトの８０８８マイクロプロセッサの動作性
能を考えた場合に、オリジナルのＩＢＭ　　ＰＣ機では
、わずか８ビットのデータを一度に転送できるに過ぎな
いＩ／Ｏバスを使用している。より進歩したＰＣＡＤで
は、オリジナルのＰＣのＩ／Ｏバスの機能面における簡
便性を受け継ぐ一方、ＩＢＭはＩ／Ｏバスに８つのデー
タ回線を付加して、１６ビットデータの転送を可能にし
ている。さらに、最近では、選りすぐれた動作性能を有
するより洗練されたＩ／Ｏバスが開発されている。

例えば、ＩＢＭの新しいｒＰＳ／２Ｊコンピュータもで
るように開発されたＩＢＭの「マイクロチャネルＪ　　
Ｉ／Ｏバスなどがある。ＩＢＭの基本的なマイクロチャ
ネル設計は、８ビ・ソトのデータ転送を支援すると共に
、１６ピット及び３２ビットの動作を可能にするための
ビンを設けている。この新型のマイクロチャネル型Ｉ／
Ｏバスの最も大きなメリットは、「多重主アーキテクチ
−１−　（ｍｕＨｉｐｌｅ　ｍａｓｔｅｒ　ａｒｃｈｉ
ｔｅｃｔｕｒｅ）にあり、これにより拡張ホード上のマ
イクロプロセッサで、コンピュータのシステム資源に十
分にアクセス可能になる。

（発明が解決しようとする課題） かかる技術傾向を前に、新しいバスの動作性能及び機能
性を確保するために、一又は二以上のマイクロプロセッ
サに自動的に適合して、異なる語又はデータ幅を有する
ことが可能であり、マイクロプロセッサにより相互に及
びマイクロプロセッサとは異なるデータ幅寸法を有する
バス上の他の装置、すなわち「従属装置」にアクセス可
能な、バス制御器が必要となってきている。従って、本
発明の課題は、上記のようなバス制御器を提供すること
にある。

（課題を解決するための手段） 本発明の原理に基づくマイクロプロセッサ及びＩ／Ｏバ
ス制御器は、マイクロプロセッサと主Ｉ／Ｏデータバス
の間の機能的制御リンクを得るための状態マシンＩ／Ｏ
バス制御器を備えている。バス制御器により、Ｉ／Ｏバ
スから及びＩ／Ｏバスへのデータ流れを制御するために
必要な信号が供給される。さらに、バス制御器は、８、
１６又は３２ビット幅のアダプタ内のプラグとマイクロ
プロセッサとの間の通信を進めるために必要な制御スト
ローブを発生する。

マイクロプロセッサ及びバス制御器の間のインタフェー
スは本来同期式であり、ｒ／○バスのインタフェースは
非同期式とすることも可能である。マイクロプロセッサ
はｌ６又は３２ビ，１・又はそれ以上のデータ幅を備え
ることが可能であり、Ｉ／Ｏバス上の装置は８、ｌ６又
は３２ビノトのデータ幅を備えることかできる。マイク
ロプロセッサとアクセスされるバス装置のテータ幅の寸
法の閂のいかなる相違も、バス制御器状態マンンにより
自動的に調整される。バス制御器内の状態マンンを用い
ることで、各種信号の機能及びタイミングをホ速にかつ
容易に変更することが可能であり、Ｉ／Ｏ状態又は特定
のマイクロプロセッサのアクセス要求に応答したバス周
期の機能性及びタイミングを（動的という意味て）変更
するための手段が提供される。さらに、バス制御器によ
りコンビ二一タンステムに関する７リセット制御及ひク
ロノク発生論理回路が提供される。

本発明のバス制御器においては、状態マシンがマイクロ
プロセッサからのアクセス要求、すなわち、どの種類プ
ロセッサか、１６ビノトのプロセ，サか、３２ビットの
プロセッサか、また何ビ，トか要求されているかなどを
、感知し評価する。その後、状態マシンが、取られるべ
き適当な行動を決定するためにマイクロプロセッサ要求
によりアクセスされる装置のデータバス幅を評価する。

例えば、３２ビットマイクロプロセッサが８ビット装置
から３２ビットのデタを要求する場合には、バス制御器
は連続して４回８ビノト装置にアクセスして、要求され
たデータビノトを集め、それから全ての３２ビ７トをマ
イクロプロセッサに同時に渡す。このようにして、マイ
クロプロセッサ及びその制御用アプリケーションソフト
ウェアは、バス制御器か自動的にマイクロプロセッサと
アクセスされる装置の間のデータ幅の相違を調整するの
で、典型的にはデータ幅を気にすることはない。バス制
御器は、マイクロプロセ，サとアクセスされる装置の間
のテータ幅寸法における相違を調整するためにマイクロ
プロセッサのテータ要求を満足させるために要求される
Ｉ／Ｏハス周期の数を決定するための論理回路を含んで
いる。

このようにして、バス制御器は、全てのマイク口プロセ
ノサのアクセス要求に関して要求され６４ハイ１・の訂
可ハイトを発生する一方、ｌ６ビノ｝・幅のマイクロプ
ロセ，サか３２ビノト幅のメモリ装置から１６ビノトの
テータを要求する場合には、ハス制御器は１６ビノトの
テータ要求を充足するために２倍とを一度たけ転送する
ためにメモ『ノ装置に一度だけアクセスすることになる
。

木発［｝二のハス制御器の実行によりさらに別の禾：）
　＋”ｌ：ｆ、全１４ることかできる。例えば、マイク
ロフコセ７・４つ）、物理的にンステムの主Ｉ／７０バ
スに乗っておらｆ７イ７Ｃプロセノサボードに乗ってい
る：マイ）７　０　７　ｃセノサにアクセスするこどう
）Ｚ・要な揚合にζ＝、バス制御器は、生Ｉ２，／○バ
スへの及びからのデータバノファを可能化して、マイク
ロプロセッサによるコマイクロプロセッサへのアクセス
を許可することはない。

さらに、バス制御器は、Ｉ／Ｏパスデータバ，ファを不
能化する特殊制御信号を発生し、発生されたＩ／Ｏバス
制御ストローブによりボードシステムメモリ上の「プラ
イベート」に対する読みだしアクセスが可能になり、シ
ステムの主Ｉ／Ｏバスにより達戊されるよりも高速のア
クセスが司能になる。本発明のバス制御器は、単一のＶ
ＬＳＩ構成要素として組み込むことか可能である。これ
により、論理部分を有効に用いることが可能となり、コ
ンビ一一タシステム部材の総量を減ずることが可能にな
る。さらに、システムは、より緊密な論理統合のために
、より高速で動作する。

（実施例） 第１図にはマイクロプロセッサ制御のコンピュータシス
テムのブロノク図が示されている。

システムは、ここに参考として挙げるインテル社の「マ
イクロプロセッサＪ、１９８８年、第１巻の第４−１頁
乃至第４−１２８頁、所載の「マイクロプロセッサ及び
周辺機器ハンドブノク」に記載されているような、イン
テル社製の３２ビットマクロフロセソサ８０３８６のよ
うな、中央処理装置（ＣＰＵ）１１により制御される。

ＣＰＵＩＩはバッファ２７を通して、さらに局所バス１
５及びメモリバスｌ６を介して主システムメモリ１６に
接続される。さらに、演算コブ口セッサ又はＮ　Ｐ　ｔ
Ｊ　ｌ’ｌ及び直接メモリアクセス（ＤＭＡ）制御器１
９が局所バス１５に接続される。インテル社製の８０ビ
ット数値処理拡張部品８０３８７を演算コブロセッサｌ
７として使用することも可能である。８ビット又はそれ
以上のペジ介在型メモリにより拡張することが可能な、
主ンステムメモリ１３が主制御器２５及びメモリバスｌ
６を介してアドレスデータバッファ２７に接続される。

ＣＰＵＩＩ，ＮＰＵ１７及びＤＭＡ制御器１９カ局所ハ
ス１５を介してアドレス／データバノファ２７及びＣＰ
Ｕ／バス制御器２１に接続される。

コンピュータシステムの残りの構成要素にアクセスする
ために、マイクロプロセッサ１３．１７、ＤＭＡ制御器
１９及び主システムメモリ１３が、アドレス／データバ
ノファ２７を介して／ステムの主Ｉ／Ｏバス２３に接続
される。フロノビーディスク制御器２９などの残りのシ
ステムの構成要素についても、／ステムの主Ｉ／Ｏバス
２３に接続される。システムの主Ｉ／Ｏバス２３は、Ｉ
ＢＭマイクロチャネルやアップ流コンピュータのＮｕｂ
ｕｓのような３２ビ，ト幅の「仲介型」バスである。こ
の種のＩ／Ｏバスのアーキテクチャにより、バスに接続
されたアドイン型カード上のマイクロプロセッサの動作
性能が、主システムマイクロプロセッサ１１と共に一部
「主」プロセッサとして機能することが可能になり、シ
ステム全体の随時制御を想定することが可能になる。Ｉ
／Ｏバス２３に含まれる仲介回路（図示せず）により、
マイクロプロセッサのバスアクセスを割り当て、Ｉ／Ｏ
バスを独占する装置が存在しないものと仮定することが
可能になる。アドオン型カード用に完全にサポートされ
ている、Ｉ／Ｏバス２３により、このシステムに付加さ
れるグラフイノクプリンタ制御器や、高解像度グラフィ
ックディスプレイボードのような他の機能を接続するこ
とが可能になる。Ｉ／Ｏバス２３により、Ｉ／Ｏバス２
３上の装置にアクセスすることが可能になり、これはＣ
ＰＵ制御器２１により制御される。

第２図は、図示された本発明の原理に基づき構成された
、ＣＰＵ／バス制御器２１の機能的フロック図である。

ＣＰＵ／バス制御器２１は、多重プロセッサコンピュー
タシステム用のＩ／Ｏバス制御機能を実行し、マイクロ
プロセッサ１１１７と主Ｉ／Ｏバス２３の間の機能的制
御リンクとして動作する。ＣＰＵ／バス制御器２１は、
ＣＰＵｌｌ、ＣＰＵ１７、ＣＭＡ制御器１９、主ンステ
ムメモリ１３、アドレス／データバノファ２７及びメモ
リ制御器２５と、主Ｉ／Ｏバス２３の間のインタフェー
スを制御する。ＣＰＵ１１とＣＰＵ／バス制御器との動
作は本質的に同期的であり、Ｉ／Ｏバス２３での動作は
本質的に非同期的てある。

ｃｐｕｉｔ及びＩ／Ｏバス２３の間の機能的リンク又は
インタフェースは、ＣＰＵ／バス制御器２１の状態マシ
ン３１によって行われる。ＣＰＵ／バス制御器２ｌは８
つのプロ，ク又は区画から構成される。これらのブロソ
クには、クロノク発生器４３、リセ，｝制御４１、状態
解釈３３、バイト許可検出３５、最後の周期検出３９、
状態マシン３１、アクセスラソチ４５及びバソファ制御
／バイト許可３７が含まれる。ＣＰＵ／バス制御器２１
により用いられる主信号の定義について後述する。ＣＰ
Ｕ／バス制御器２１のクロック発生器部分ては、コンピ
ュータの他の区画に関するクロノク信号が発生され、７
リセット制御ブロノク４１とクロノク発生器ブロノク４
３を含んでいる。リセ７｝制御回路４１により、生の７
リセット信号から導出されるマイクロプロセッサ７リセ
ット信号及ひンステムの７リセット信号用の好適なタイ
ミング及ひバルス幅を備えた信号が発生される。

リセ，ト制御回路４１はマイクロプロセッサリセット信
号を、プロセノサ７リセット信号がプロセノサクロノク
と同期化されるクロック発生器４３に接続する。クロノ
ク発生器４３は、コンピュータンステムの他の機能部分
、例えば、直列ポート通信及びフロノビーディスク制御
器機能なとで用いられる各種クロノク信号を発生する。

クロノク発生器４３に対する主クロノク入力信号、ＣＬ
Ｋ４８Ｍは４８メガヘルツの周波数を持っている。

この４８メガヘルツのクロック信号は周波数分割されて
、周辺機器用クロノク、ＰＥＲＣＬＫ、すなわち１．８
４６メガヘルツの周波数を有する信号を発生する。主ク
ロノク入力信号は、さらに三つに分割されて、１６メガ
ヘルツのクロックを必要とす流フロノピーディスク制御
器その他のシステムの要素により用いられる１６メガヘ
ルツの信号を備えたティスククロック、ＤＳＫ１　６Ｍ
を発生する。可変周波数クロノク、ＤＳＫ９　６Ｍ、信
号か主クロノク入力信号から導出されるか、この信号は
、クロック発生機械路４３に対するＤＫＣＫ１６人力信
号の状態に応じて９，６メガヘルツ又は１６メガヘルツ
の周波数を有している。システムクロック、ｓＹｓＣＬ
Ｋ信号が、クロック発生器４３に対する入カであるプロ
セッサクロノク、ＣＬＫＰＲＯから導出されるが、この
信号は、プロセノサク口，クの１．５倍の周波数に等し
い周波数を備えている。システムクロノクはＣＰＵ／バ
ス制御器２１とマイクロプロセッサ１１及びメモリ制御
器２５とを同期化するために用いられる。ＣＰＵ１１ｆ
；！８０３８６マイクロプロセッサから構成され、プロ
セッサのクロノクは２０メガヘルツのシステムクロック
を生じる４０メガヘルツの周波数を備えている。

状態翻訳ブロソク３３、バイト許可検出ブロック３５及
び最後の周期検出ブロノク３９はＣＰＵ／バス制御器２
１内にＣＰＵインタフェース部分を備えている。この部
分は、事例の場合において、８０３８６マイクロプロセ
ッサの場合にはマイクロプロセッサ１１からのＡ　Ｄ　
Ｓ　信号により、ＣＰＵＩＩからのアクセス要求に応答
する。この応答はメモリ又はボート位置に対するＩ／”
Ｏハスアクセスの形式で行われる。要求されるアクセス
の種類は、８０３８６マイクロフロセソサの場合には、
信号ＷＲＩＴＥＳ　ＤＡＴＡ，ＭＥＭ／■○により規定
される。このアクセスは読み出し又は書き込みてあり、
典型的にはＩ／Ｏバス２３を介して行われる。通常の読
み出し／書き込みアクセスに加えて、ＣＰＵ／バス制御
器２１は割り込み確詔、停止及び遮断に関するンステム
の周期を取り扱う。停止アクセスはマイクロプロセッサ
を停止させ、データの転送か行われないようにＩ／Ｏバ
スを非動作状態にする。遮断アクセスもＩ／Ｏバスを非
動作状態にするか、この場合には、ＣＰＵ／バス制御器
はリセ，ト信号をマイクロプロセッサに送る。通常の周
期では、マイクロプロセッサは、アクセス要求が完了し
た時点て、Ｃ　Ｐ　ＩＪ　，／バス制御器の状態マンン
３１により発生されるＲＥＡＤＹ信号をサンプリングす
ることによるＩ，／Ｏバスアクセス要求を含む。マイク
ロプロセッサ１１が作動可能信号の存在を検出した場合
には、ＳＹＳＣＬＫ信号が活動状態の場合には現在のア
クセス周期か完了され、次に要求されるアクセスを開始
することが可能になる。

状態解釈ブロック３３はＩ／Ｏバス２３からの状態情報
入力と、ＣＰＵＩＩからのマイクロプロセッサ要求情報
人力とを解釈して、マイクロプロセッサがバスアクセス
を要求しているか、又はンステムのメモリ１３に対する
アクセスヲ要求シているかを検出する。下に示す表１に
おいては、状態解釈器３３が、どのアクセスの種類が要
求されるかを決定し、好適な刺激信号を状態マンン３１
に送り、好適なＩ／Ｏバス２３の周期を活性化する。

表 ｌ Ｃ　Ｐ　Ｕ　１１及び■／○ノ＼ス２３からの情報及ひ
制御信号応答して、ビノト許司検出プロ・ノク３５は、
マイクロプロセッサｌ１のデータバス幅トヒ．，ｈ許可
信号入力情報を、３２ビットマイクロフロセノサについ
ては表２に従い、１６ビノトマイクロプロセッサについ
ては表３に従い評価して、どのデータビノトがＣＰＵＩ
Ｉにより要求されているかを決定する。この情報は、要
求されるデータに好適にアクセスするためのＩ／Ｏバス
２３その他のＣＰＵ／バス制御器の他の部分に依存して
いる。最後の周期検出ブロック３９は、Ｉ／Ｏバス２３
、バイト許可検出ブロック３５、ＣＰＵ／バス制御器の
状態マシン３ｌ及びアクセスされる装置のデータ幅から
の入力情報を評価して、現在のＩ／Ｏバス２３のアクセ
ス周期が現在のマイクロプロセッサ１ｌの要求を充足さ
せるに必要な最後のアクセス周期であるかどうかを判定
する。現在のバスアクセス周期が要求された最後のアク
セス周期である場合には、ＣＰＵ／バス制御器２３はマ
イクロプロセッサに対して作動可能信号を発生して、マ
イクロブロセ・ノサｌ１が次の要求を実行することを許
可する。最後の周期検出ブロック３９は、バ・ノファ制
御／ノくイト許可ブロノク３７に関するビ・ノト許可（
すなわち、アドレス）操作制御信号を発生する。

ＣＰＵ／ハス制御器の状態マシン３１は、ＣＰＵのイン
タフェース部かＣＰＵ１．１のようなボード上のマイク
ロプロセッサのシステムにより要求されるＩ／Ｏバスの
種類を決定した後に、■・′○ハス２３に関して好適な
Ｉ／Ｏハス２３制御ストローブを発生する。状態マンン
３１は、好適なタイミングで要求されるバス制御ストロ
ーブを供給する同期的状態マシンである。状態マシン３
１ハ、作ｉｌＪ　中の指令ストローブ及ひシステムの状
態信号と共に、低次のアドレス回線に対応するテータバ
イト許可信号をも発生する。状態マソン３１はＣＰＵ／
バス制御器２ｌ内部に周期状態情報信号送り、バスアク
セス周期のどの部分か現在実行されているかを示す。最
後のアクセス検出ブロノク３９により発生された回線３
８上の最後の周期信号のような内部信号及び■／○作動
可能信号及びバス制御ストローブ不許司情報（ボードメ
モリアクセスを高速で行う場合に用いられる）外部入力
信号に応答して、状態マシン３１はマイクロプロセッサ
１１にＲＥＡＤＹ信号を発生する。

ハノファ制御／バイト許可ブロノク３７かＣＰＵｌｌ及
び■／○バス２３の間のテータ流れを制御するためのテ
ータ経路バノファ２７を制御する制御信号を発生する。

アクセスを復号する前にＩ／Ｏハス２３上の装置必要な
バイト許可（すなわち、アドレス）信号は、バノファ制
御／ハイト許可ブロック３７によっても発生される。１
６ビノトのシステム内で制御される２テータハイト及ひ
３２ビットのシステム内で制御される４テータバイトが
存在する。データ経路の部分は、低次のデータ語から高
次のデータ語にテータを進める交差バッファを含んでい
る。三つの別のバノファが後続の■／○バス指令上のマ
イクロプロセッサの低次に関する低次バイトの情報を格
納することかできる。これは、マイクロプロセッサ１１
かＩ／Ｏバス２３上の８ビノトの装置に対して１６又は
３２ビノトのアクセスを要求する場合に用いられる。こ
の場合には、ＣＰＵ，／バス制御器はＣＰＵＩＩの要求
を充足させるためのＩ／Ｏバス２３のアクセスを指令す
る。

マイクロプロセッサ１１からのアクセス要求は、４デー
タバイトまて発生可能である。マイクロフロセソサ要求
を充足させるために、ＣＰＵ／バス制御器は４回までＩ
／Ｏバス２３にアクセスせねばならないかもしれない；
すなわち、８ビノトに対する３２ビットの要求は４回の
アクセス周期を要求するであろう。

マイクロプロセッサ１１は、３２ビノトのマイクロプロ
セッサの場合には、３２ビットまでのデータを要求でき
る。すなわち、３２ビ・７ト装置からの１回のアクセス
周期、１６ビ７｝装置からの２回のアクセス周期又は８
ビット装置からの４回のアクセス周期を要求する。要求
される８ビットの各部ロツクは、ＣＰＵ／バス制御器に
より発生されるデータバイト許可信号を要求する。要求
されるバスアクセス周期の数は、マイクロプロセッサの
データ幅、装置のデータ幅及び要求の関数である。要求
がなされた場合には、アドレスを開始するデータがマイ
クロプロセッサ１１によりＣＰＵ／バス制御器に供給さ
れる。要求が４バイト（すなわち３２ビット）要求であ
る場合には、アクセス周期はバイト０又はバイト４で開
始せねばならない。２バイト要求（すなわち、ｌ６ビノ
ト）はバイト０，１また２で開始することが可能である
。同様に、３バイトアクセスはパイ｝０又はｌて開始可
能であり、１バイトアクセスはいかなるバイトレベルで
も開始可能である。装置のアクセスは公知のシーケンス
により行われ、状態マシン３１か一旦アクセス周期が開
始した時を知ると、それはアクセス動作を停止する時、
すなわち要求か充足される時を知る必要かある。最後の
周期検出ブロック３９は、マイクロプロセッサからの現
在の要求上情報、アクセスされる装置のデータ幅寸法及
びデータバイトアドレスを比較することにより、プロセ
スを停止する時を決定する。

最も高次の要求データバイトアドレスは、現在のアクセ
ス周期及び現在のデータバイト許可信号と比較され、適
合が発見されるとＲＥＡＤＹ信号が発生される。ＲＥＡ
ＤＹ信号はアクセスが完了しデータ回線がしよう可能に
なったことをＣＰＵＩＩに示す。

可能データバイト及びアクセス装置寸法の関数としてＩ
／Ｏバスアクセスの組合わせについては後述のリストに
挙げた。Ｉ／Ｏバス２３及びＣＰＵＩＩにより情報信号
入力の異なる状態に対応する好適なバイト許可信号につ
いても後述のリストに挙げた。さらに、最後の周期検出
ブロソク３９が回線３８上の状態マシン３ｌにＬＡＳＴ
ＣＹＣＬＥ信号を発生する場合の条件についても後述の
リストに挙げた。

ＣＰＵ／バス制御器２１の好適な実施例は、矩形の６８
品パッケージに組み込まれたＶＬ！ＩＭ集積回路におい
て実行される。第３ａ図、第３ｂ図及び第３Ｃ図は、Ｃ
ＰＵ／バス制御器２ｌを実行するＶＬＳＩ集積回路の機
能的論理ブＣ）　ノク図てある。第４ａ図、第４ｂ図は
、ＣＰＵ／バス制御器状態マシン３ｌの詳細な論理図で
あり、第５ａ図及ひ第５ｂ図は最後の周期検出プロソク
３９の詳細な論理図である。バンケージのレイアウト及
びピン割当については第６図に示した。

さらにＶＬＳ　Ｉチップパッケージに関する電子回路の
使用についてのリストも後述する。第７ａ図乃至第７ｄ
図は、プライベートメモリアクセス用及びバイブライン
及び非パイプラインＩ／Ｏバスアクセス用の各種ＣＰＵ
／ハス制御器信号の間の関係を示すタイミング図である
。

代替として、バッファ制御／バイト許可ブロソク３７の
機能を、第８図に示すアドレス／データバッファ２７の
部分により実行することも可能である（アドレス／デー
タバッファ２７は別の■ＬＳＩチップ上で実行可能であ
る。）この実施例では、データバッファ部分２７１内の
Ｔ　Ｔ　Ｌ　／”　ソファは、システム主Ｉ／Ｏバス２
３上に表れるアドレス及びバイト許可信号により直接制
御される。データ転送許司ビ２ト（ＢＨＥ及びＢＬＥ）
及びデータアドレスを選択するために用いられる語許可
ビノト（ＷＬＥ）はアドレスバ／ファ部２７３において
発生される。これにより統べてのアドレス及ひバイト許
司信号に関して同しチノプ上で同じタイミングで発生す
ることか可能になる。

（発明の効果） 以上のように、本発明によれば、マイクロフロセノサと
アクセスされるバス装置のテータ幅の寸注の間のいかな
る相違も、ハス制御器状態マシンにより自動的に調整さ
れる。バス制御器内の状態マシンを用いることで、各種
信号の機能及びタイミングを迅速にかつ容易に変更する
ことが可能であり、Ｉ／Ｏ状態又は特定のマイクロプロ
セッサのアクセス要求に応答したバス周期の機能性及び
タイミングを（動的という意味で）変更するための手段
が提供される。さらに、ハス制御器によりコンピュータ
システムに関するリセント制御及びクロック発生論理回
路か提供される。

このように、本発明によれば、マイクロプロセッサ及び
その制御用アブリケーンヨンソフトウェアは、バス制御
器が自動的にマイクロプロセッサとアクセスされる装置
の間のテータ幅の相違を調整するので、通常はテータ幅
を気にすることはない。

本発明は上記において特殊な実施例との関連で説明して
きたか、当業者であれば、添付の特許請求の範囲を越え
ることなく、また本発明の精神を離れることなく他の修
正及び変更か可能であると了解するであろう。

（参　考） 以下に本発明の理解を助けるために、ＣＰＵ／バス制御
器２１において用いられる信号の定義について説明する
。

クロノク発生器 ＣＬＫ４８Ｍ：ＤＳＫ９６Ｍ，ＤＳＫ１６Ｍ及びＰＥＲ
ｃＬＫを発生するために用いられる入力信号。

ＣＬＫＰＲ○：４ｏメガヘルツの発信器クロノク。バス
制御器状態マンンを駆動するために用いられる入力信号
。４０メカヘルノの周？ｆＪｉ　数で２０メガヘルツの
／ステム速度か得られる。この信号はインテル社の８０
２８６．８０３８６，８０３８６ＳＸ，８０３８５なと
を駆動するクロノクの２倍のクロノクである。

ＣＫＣＫ１６：ディスククロノク１６。この入力信号か
ＤＳ．Ｋ９６Ｍか工６メカヘルツ（高）又は９．６メガ
ヘルツ（低）であるかを決定する。

Ｄ　Ｓ　Ｋ　９　６　Ｍ：可変周波数クロック。これは
フＣノピーディスククロノクとして用いられる出力信号
である。これは、ＤＫＣＫ１６人力信号の状態に応じて
、９．６メガヘルツ又は１６メカヘルツである。

Ｄ　Ｓ　Ｋ　１．　６　Ｍ　：ティスククロノク１６メ
カヘル・７／。この出力信号は三つに分割されたＣＬＫ
　４　８　Ｍのクロ，クである。この信号は１６メカヘ
ルツクロノクを必要とするフロノピーティスク制御器そ
の他のシステム要素により用いられる。

ＰＥＲＣＬＫ　：周辺機器クロック。直列ポート応用機
器で用いられる１，８４６メガヘルツの周波数を供給す
る出力信号である。これはＣＬＫ４　８Ｍを２６に分割
したものである。

ＳＹＳ　ＣＬＫ　：システムクロノク。この出力信号は
、バス／ＣＰＵ制御器をプロセ，サ及びメモリ制御器と
同期化させるために用いられる。その周波数はＣＬＫＰ
Ｒ○の周波数の１／２に等しい。

ＣＰＵインタフェース Ｐ　Ａ　Ｄ　Ｓ　Ｎ　：　フロセノサアトレス状態。プ
ロセノサからのこの活性低入力信号は、アクセスが要求
され、有効アドレスかプロセッサ出力ピン上に存在して
いることを示す。

ＰＤＡＴ：プロセッサデータ／制御。プロセノサからの
この入力信号は現在の周期かデータ（高）動作にあるか
、又は制御（低）動作にあるかを示す。（表１を参照）
。

ＰＳＯＮ，ＰＳＩＮ：プロセッサバス周期状態。

この活性低入力信号はバス周期の起動を示１，８０２８
６システムでのバス周期の種類を規定する。

Ｐ　ＥＮＡＮ　：プロセ，サ許可信号。この活性低入力
はプロセッサからの停止確認又はＤＭＡからの同様な機
能を示す。不活性である場合には、バスを他の装置に解
放して、競合を防止する。

１０ＲＤＹ：Ｉ／Ｏ作動可能。この入力はＲＥＡＤＹＮ
の発生をプロセノサに対して遅らせる。

ＰＢＥＯＮ−３Ｎ：プロセッサバイト許可信号。

プロセッサからのこれらの活性低入力はデータパス喉の
バイトが現在の転送に含まれているかを示す。内部回路
はこれらの信号から許可されるべき好適なバス信号を決
定する（表２を参照）。

ＰＭＥＭ：プロセッサメモリ／　Ｉ　／Ｏ０　プロセッ
サからのこの入力信号は現在の周期かメモリ（高）動作
であるか、Ｉ／Ｏ（低）動作であるかを示す（表１を参
照）。

ＰＲＯＲＳＴ：ブロセ，サリセ，ト。この活性高出力は
プロセッサをリセノ卜するために用いられる。

ＲＡＷＲＳＴＮ：行リセ・７ト。この活性低入力により
、プロセッサを含むシステムがこの入力が低状態である
限りリセ，トされる。

ＲＥＡＤＹＮ　：作動可能。この活性提出力は８０３８
６プロセッサ用のＲＥＡＤＹ（作動可能）信号である。

ＲＥＡＤＹＤＮ　：作動遅延。この活性低出力は８０２
８６プロセッサ用のＲＥＡＤＹ信号てある。ＲＥＡＤＹ
Ｎ出力信号と同様のものであるが、ＰＲＯＣＬＫにより
遅延されている。

ＲＳＴＰＲＯＮニ７リセットフ゜ロセッサ。この活性低
信号はＰＲＯＲＳＴ出力信号を発生する、しかしシステ
ムの残りの部分をリセソトすることはない。

ＳＹＳＲＳＴＮ：システム７リセット。この活性低出力
はシステム７リセットを発生するために用いられる。

ＰＷＲＩ：プロセノサ書き込み／読み出し。このプロセ
ッサからの入力信号は、現在の周期か書き込み（高）で
あるか、読み出し（低）であるかを示す（表１参照）。

ＫＩＬＬＮ：遮断指示。この活性低信号は、システムを
部分的にリセントするプロセッサ遮断支持の復号である
。これによりＧＣＩ８　３　ＤＭＡ部分にリセソトの好
適なタイミングが存在することが仮定され、部分的ＤＭ
Ａ周期が生じることが防止される。

マイクロチャネルインタフェース ＡＤＬＮ　：アドレス復号ラソチ（マイクロチャネル信
号）。この活性低出力信号はチャネル装置により用いら
れて、有効アドレス及び状態ビソトをラソチする。

ＣＢＥＯＮ−３Ｎ：チャネルバス許可信号（マイクロチ
ャネル信号）。これらの活性低出力信号は３２ビットデ
ータ転送時に用いられて、どのバイトがバス上で有効か
を示す。

ＣＢＨＥＮ：チャ不ルバイト高許可信号。これは、デー
タバスの高バイト上のデータの転送を許可するために用
いられるラッチ可能低双方向信号である。（表２参照。

） ＣＢＬＥＮ：これは、データバスの低バイト上のデータ
転送を許可するために用いられるランチ可能低双方向信
号（アドレスビノトがＡＯと同様）である（表２参照。

）。

ＣＭＤＮ　：指令（マイクロチャネル信号）。この活性
低双方向信号は、マイクロチャネルバス上で指令を読み
出し及び書き込みするために用いられる。

ＣＷＬＥＮ：チャネル語低許可信号。このラッチ可能低
双方向信号（アドレスビットＡ１と同様）はデータのバ
イトを選択（アドレス）するために用いられる（表２参
照）。

ＤＶ１６Ｎ：データ寸法を１６へ戻す（マイクロチャネ
ル信号）。この活性低入力信号によりバス制御器かデー
タ寸法情報監視可能になる。

ＤＶ３２Ｎ：データ寸法を３２へ戻す（マイクロチャネ
ル信号）。この活性低入力信号によりバス制御器がデー
タ寸法情報監視可能になる。

Ｉ　ＯＣＨＲＧＹ　：　Ｉ／Ｏチャネル作動可能（マク
ロチャ不ル信号一ＣＤ　　ＣＨＲＤＹ）。

この入力は演算を計算するために必要な時間を拡張する
ためにチャネル装置によって用いられる。

ＭＭＣＣＭＤＮ：適合メモリ周期指令（マイクロチャネ
ル信号）。この活性低出力信号は、適合メモリ周期時に
バス上の有効データを示すために用いられる。

ＳＯＮ，ＳＩＮ：状態ビット０及び１（マイクロチャネ
ル信号）。これらの双方向信号はチャネル周期の状態及
び種類を示すために用いられる（表１参照）。

ＴＲ３２：解釈３２（マイクロチャネル信号）。

この人力信号が呈上の場合には、３２ビノトプロセッサ
又はバスマスクがマイクロチャネルを駆動していること
を示す。

バソファ制御信号 ＢＵＳＤＩＳＮ：この活性低入力信号はテータハソファ
制御信号を作動不能にして、バスの衝突が、ＣＰＵが数
値コブ口セノサレジスタにフログラムされている場合に
、生じないようにする。

ＤＴ＝データ転送。この出力信号が高の場合には、プロ
セッサからのデータをバスに対して作動可能にする。こ
の出力信号が低の場合ニハ、データ方向がバスからフロ
セノサである。

ＬＢＯＮ−２Ｎ：ラソチバイト。これらの活性低信号は
ＧＣ１８４バノファチノブに送られ、バス上のバイトを
、アセンブルされた語とじてンステムプロセノサによる
後続の作動可能に関して、ラノチ内にセーブする。

（ＥＸＲＸＮ信号との関連で用いられる。）ＥＮＯＯＮ
−３Ｎ：許可データバッファ。これらの活性低出力信号
は３２ビノトデータバソファに関するバイト許可制御と
して機能する。

ＥＮＲＯＮ−ＥＮＲ２Ｎ　：許可ランチバイト作動可能
。バイトラノチを読み出す、これらの后性低信号制御は
ＧＣ１８４バスバノファチノブ内に含まれる。これは、
８ビ，トの小ささを持つデータ経路を示す装置からの３
２ビｙトｙｌの読み出しに関して用いられるバス転送機
構の一部である。

ＥＮＸＩＮ：許可バイト交差。この活性低出力データバ
ノファを可能化してデータバイト０からデータバイト１
へ交差させる。

ＥＮＸ２Ｎ：許可語交差。この活性低出力はテータバノ
ファを可能化して、低１６ビットを高１６ビノトに交差
させる（すなわちハイト０をバイト２に、バイトｌをバ
イト３にする）。

ＥＮＸ３Ｎ：バイト対バイト交差。この活性低出力は、
データバッファを可能化してデータバイトＯからデータ
バイト３にする。

ＭＭＣＹＣＬＮ：適合メモリ周期。この活性低入力は処
理中の適合メモリ周期を示すために用いられる。

ＰＡＢ’ＬＥＮ：処理アドレスバスラソチ可能化。

ＳＴＢＤ　Ｉ　ＳＮ　：ストローブ不許可。この活性低
入力信号はチャネル制御ストローブ及ひバ’ｙファ許可
を不許可にし、プロセッサに対してＲＥＡＤＹＮを発生
する回路を可能化して、プロセッサに対する主メモリの
アクセスを許可する。

試験信号 ＢＵＳＹ　二この后性高出力信号は、フロセノサ要求か
作動中であることを示す。

ＴＥＳＴＮ：この活性低入力信号は全ての出力をトライ
ステートにする。

表４に可能データバイト及びアクセス装置寸法の関数と
して■／○バスアクセスの組合わせについてのリストを
挙げる。また、表５に、Ｉ／Ｏバス２３及びＣＰＵＩＩ
により情報信号入力の異なる状態に対応する好適なバイ
ト許可信号についてのリストを挙げる。さらに、表６に
最後の周期検出ブロノク３９が回線３８上の状態マンン
３１にＬＡＳＴ　　ＣＹＣＬＥ信号を発生する場合の条
件のリストを挙げる。さらに、表７にＶＬＳｌチソブパ
ッケージの電子的仕様についてのリストを挙げる。

【図面の簡単な説明】

第１図は、本発明の原理に基づく、■／○ハスとＣＰＵ
バス制御器を組み込んだ、典型的なマイクロプロセッサ
制御ココンピュータシステムのブロック図である。 第２図は、本発明の原理に基づく、ＣＰＵバス制御器の
ブロック図である。 第３ａ図は、第３３の１図、第３ａの２及び第３８の３
図の関連を示す図である。 第３８の１図、第３８の２及び第３３の３図は、第２図
に示すＣＰＵバス制御器の機能的ブロック図である。 第３ｂ図は、第３ｂの１図、第３ｂの２及び第３ｂの３
図の関連を示す図である。 第３ｂの１図、第３ｂの２及び第３ｂの３図は、第２図
に示すＣＰＵバス制御器の機能的ブロソク図である。 第３ｃ図は、第２図に示すＣＰＵバス制御器の機能的ブ
ロック図である。 第４ａ図は、第４３の１図、第４８の２及び第４ａの３
図の関連を示す図である。 第４３の１図、第４８の２及び第４８の３図は、第２図
及び第３ａ図に示す状態マシンの論理図である。 第４ｂ図は、第２図及び第３ａ図に示す状態マシンの論
理図である。 第５ａ図は、第２図及び第３ａ図に示す最後の周期検出
回路の論理図である。 第５ｂ図は、第５ｂの１図及び第５ｂの２図の関連を示
す図である。 第５ｂの１図及び第５ｂの２図は、第２図及び第３ａ図
に示す最後の周期検出回路の論理図である。 第６図は、本発明のＣＰＵバス制御器を組み込んだＶＬ
ＳＩに関するバノケージ及びピンのレイアウトを示す図
である。 第７ａ図、第７ｂ図、第７ｃ図及び第７ｄ図は、第３ａ
図乃至第３ｃ図のＣＰＵバス制御器内の各種信号波形の
関係を示すタイミング図である。 第８図は、本発明のバス制御器の別の組込み例の概念的
ブロノク図である。 １１・・・Ｃ　Ｐ　Ｕ， １３・・・主システムメモリ、 １５・・・局所バス、 １６・・・メモリバス、 １７・・・コブロセッサ、 １９・・・ＤＭＡ制御器、 ２１・・・ＣＰＵバス制御器、 ２３・・・Ｉ／Ｏバス、 ２５・・・メモリ制御器、 ２７・・・バッファ、 ２９・・・ＦＤ制御器、 ３１・・・状態マシン、 ３３・・・状態解釈、 ３５・・・許可検出、 ３７・・・バッファ制御、 ３つ・・・最後の周期検出、 ４１・・・リセット制御、 ４３・・・クロック発生器、 ４５・・・アクセスラッチ、

Claims (1)

1. 【特許請求の範囲】 １　マイクロプロセッサと入力バス上でアクセス可能な
   装置間の入出力バスインタフェースを制御するための装
   置であって： 入出力バスに連結され、マイクロプロセッサからの指令
   信号及び前記入出力バス上のアクセス可能な装置からの
   制御信号に応答して、前記入出力バスに連結された入出
   力バス制御信号を発生し、前記マイクロプロセッサ及び
   前記アクセス可能な装置により前記入出力バス上のアク
   セス動作が起動され制御されるような、状態マシン手段
   と； 前記マイクロプロセッサ、前記入出力バス及び前記状態
   マシンに連結されて、前記指令信号及び前記入出力バス
   制御信号に応答して、現在のアクセス動作の最後のアク
   セス周期の検出し、前記最後のアクセス周期の検出を示
   す最後の周期信号を発生する、検出手段とから成ること
   を特徴とする、装置。 ２　前記状態マシン手段が前記最後の周期信号に応答し
   て、前記装置が次の要求動作を受信する準備が完了した
   ことを示す作動可能信号（ｒｅａｄｙ　ｓｉｇｎａｌｓ
   ）をアクセス動作の完了時に発生することを特徴とする
   、請求項１に記載の装置。 ３　前記マイクロプロセッサ及び前記状態マシン手段に
   連結され、前記指令信号及び前記入出力バスからの情報
   信号に応答して、要求される動作の種類を決定して、前
   記状態マシン手段に連結された状態マシン指令信号を発
   生し、前記状態マシン手段が前記要求動作を起動するべ
   く前記状態マシン指令信号に応答することを特徴とする
   、請求項１に記載の装置。 ４　さらに、前記マイクロプロセッサ及び入出力バスに
   連結され、前記指令信号に応答して、入出力バスデータ
   許可信号を発生するための、許可検出手段を含むことを
   特徴とする、請求項３に記載の装置。 ５　前記状態マシン、前記入出力バス、前記検出手段及
   び前記許可検出手段に連結されて、データ経路及びアド
   レスバッファ手段に連結された許可及び方向制御信号を
   発生するためのバッファ制御手段を含むことを特徴とす
   る、請求項４に記載の装置。 ６　複数の主クロック入力信号に応答して、前記装置及
   び外部システムの構成要素が使用するために、前記複数
   の主クロック入力信号から導出された複数のクロック信
   号を発生するためのクロック発生器手段を含むことを特
   徴とする、請求項１に記載の装置。 ７　リセット制御信号に応答して、システムリセット信
   号を発生するためのリセット制御手段をさらに含むこと
   を特徴とする、請求項１に記載の装置。 ８　前記状態マシン手段が、前記状態マシン指令信号に
   応答して、システム遮断信号及び呈し信号を発生するこ
   とを特徴とする、請求項３に記載の装置。 ９　多重プロセッサ及び入出力バス上のアクセス可能な
   装置間のアクセス動作を制御するための入出力バス制御
   器であって： 入出力バスと前記入出力バス上の少なくとも一つのプロ
   セッサに連結され、前記プロセッサからの指令信号と前
   記入出力バス上のアクセス可能な装置からの制御信号に
   応答して、前記入出力バス上の要求された動作を起動し
   制御するための、状態マシン手段と； 前記プロセッサと前記入出力バスに連結されて、前記指
   令信号及び前記制御信号に応答して、前記プロセッサに
   より要求されているアクセス動作の種類を決定して、要
   求されたアクセスを起動するべく前記状態マシン手段に
   連結された刺激信号を発生するための、プロセッサイン
   タフェース手段と；さらに、 前記状態マシン手段、前記プロセッサインタフェース手
   段、前記入出力バス、入出力バスアドレス及びデータバ
   ッファ手段に連結されて、前記アドレス及びデータバッ
   ファを制御するための許可及びデータ流れ制御信号を発
   生するような、バッファ制御手段と；から成ることを特
   徴とする、入出力バス制御器。 １０　前記プロセッサインタフェース手段が、前記指令
   信号及び前記制御信号に応答して、現在のアクセス動作
   の最後のアクセス周期を検出して、前記最後のアクセス
   周期の検出を示す最後の周期信号を発生することを特徴
   とする、請求項９に記載の入出力バス制御器。 １１　前記多重プロセッサ及び前記アクセス可能な装置
   が異なるデータ幅を備えることが可能であり、前記バス
   制御器が異なるデータ幅を有する前記プロセッサとアク
   セス可能な装置の間で要求されるアクセス動作を制御す
   ることを特徴とする、請求項１０に記載の入出力バス制
   御器。 １２　前記プロセッサインタフェース手段が、さらに、
   前記指令信号及び前記制御信号に応答して、前記プロセ
   ッサのデータ幅を決定し、現在のプロセッサのアクセス
   要求を満足させるために必要なデータバイトを示す許可
   信号を発生することを特徴とする、請求項１１に記載の
   入出力バス制御器。 １３　前記プロセッサが、前記指令信号及び前記制御信
   号に応答して、要求されるアクセス動作の種類を決定し
   、前記状態マシン手段に連結される前記刺激信号を発生
   するための状態手段を含むことを特徴とする、請求項１
   ２に記載の入出力バス制御器。 １４　前記バス制御器及び前記バス制御器の外部にある
   システムの構成要素に用いるべく、前記複数の主クロッ
   ク入力信号から導出された複数のクロック信号に応答す
   る、クロック発生器手段から構成されるクロックをさら
   に含むことを特徴とする、請求項９に記載の入出力バス
   制御器。 １５　リセット制御システムに応答して、システムリセ
   ット信号を発生するためのリセット制御手段をさらに含
   むことを特徴とする、請求項９に記載の入出力バス制御
   器。 １６　前記バス制御器がＶＬＳＩチップ内に装備されて
   いることを特徴とする、請求項１３に記載の入出力バス
   制御器。 １７　前記状態マシン手段が、状態手段により発生され
   た対応する刺激信号に応答して、停止信号又は遮断信号
   を発生することを特徴とする、請求項１３に記載の入出
   力バス制御器。 １８　前記バス制御器が同期式制御器であることを特徴
   とする、請求項９に記載の入出力バス制御器。 １９　前記入出力バスが非同期式バスであることを特徴
   とする、請求項１８に記載の入出力バス制御器。 ２０　制御可能装置間のアクセス動作を、プロセッサか
   らの要求動作を表す指令信号と前記制御可能装置からの
   制御信号に応答して、制御するための方法であって、前
   記制御可能な装置のデータバス幅が前記マイクロプロセ
   ッサのデータバス幅と相違するし得る場合に： データ、制御及びアドレス情報を示す信号と、プロセッ
   サ指令とをインタフェーシング入出力バスに沿って伝送
   し； 要求されるアクセス動作の種類に対応する刺激信号に応
   答して、入出力バス制御信号を発生し； 現在のアクセス動作を完了するべく、要求された最後の
   周期を決定し；さらに、 次のアクセス動作を要求し得ることを前記プロセッサに
   示す作動可能信号を前記最後の周期の官僚時に発生する
   、各ステップからなることを特徴とする方法。 ２１　前記最後の周期を決定する前記ステップが：プロ
   セッサアクセス要求時に要求されるデ ータバイトを決定し； 要求プロセッサのデータ幅を決定し； アクセスされる制御可能装置のデータ幅を決定する、各
   ステップからなることを特徴とする方法。 ２２　作動可能信号を発生する前記ステップが：最も高
   次に要求されたデータバイトアドレスと、現在のアクセ
   ス周期データバイトアドレスとを比較し；さらに、 前記最も高次のデータバイトアドレスが現在のアクセス
   周期バイトアドレスと適合する場合に前記作動可能信号
   を発生する、各ステップからなることを特徴とする、請
   求項２１に記載の方法。