JPS6134182B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、２個のプロセツサがメイン・メモリ
を共用するデータ処理システムに関する。更に具
体的には、本発明はメモリ・サイクルを各プロセ
ツサの割振る回路に関する。

〔緒言〕

メモリ・サイクルを２個の異つたプロセツサへ
割振る回路は周知である。しかし、本発明と特に
関係のある機能及び用語を考察しておくことが、
本発明を理解する助けとなろう。機能のあるもの
は、単一プロセツサ・システムを用いて説明する
ことができる。単一プロセツサ・システムにおい
て、データ母線はメモリのレジスタをプロセツサ
内のレジスタと接続し、アドレス母線は、プロセ
ツサ内のレジスタからアドレスを受取ため、メモ
リ中のメモリ・アドレス処理装置へ接続される。
更に制御母線が設けられ、プロセツサはそれを利
用してメモリへ選択信号を送り、メモリ・サイク
ルを開始する。メモリは制御母を使用して、プロ
セツサへ状況信号を送つてよい。状況信号として
は、例えばメモリが使用中であるとか、データ母
線の上に有効なデータが存在するとかを知らせる
信号がある。

更にプロセツサは、制御ワード（マイクロ・ワ
ードとも呼ばれる）をアクセスされる制御メモリ
（又は同等の順次論理回路）と共に動作する。制
御ワードは、プロセツサのゲートを特定の状態へ
セツトするビツト・パターンを含む。これら制御
ワードのシーケンスは、例えば、メイン・メモリ
からデータ・ワードを取出す動作の場合の様に、
その動作についてプロセツサのゲートを一連の状
態へ進行せしめる。プロセツサが命令をデコード
する時、それは命令の動作コードをアドレスとし
て使用し、その命令について制御プログラム・ル
ーチンの中にある最初の制御ワードを求めて、制
御メモリの適当なロケーシヨンにアクセスする。
１つの命令に対する制御プログラム・ルーチンの
終りに、プロセツサは、メイン・メモリから次の
命令を取出す制御プログラム・ルーチンを求め
て、制御メモリ内のロケーシヨンへブランチす
る。更に、制御ワードは、制御プログラム内のブ
ランチを可能にする為、状況ビツトと連合されて
いる。

メイン・メモリのサイクル・タイムは、制御メ
モリのサイクル・タイムよりも長く、制御メモ
リ・サイクルの整数倍である。例えば、本明細書
においては、２倍の時間と仮定している。この場
合、あるプロセツサ命令は３またはそれよりも少
ないサイクルで実行され、またあるプロセツサ命
令は何倍かのサイクルを必要とする。従つて、一
連のメモリ・アクセスにおいて、メモリは、プロ
セツサのクロツク・サイクルにおいて、プロセツ
サがメモリ選択信号を上昇させた時の対応する時
点にある次のメモリ・サイクルから始めて、プロ
セツサと同期して作動する。２個のプロセツサが
メモリを共用する時、各プロセツサは、メモリ・
アクセス命令と演算論理機構命令とを交互に実行
し、各プロセツサのメモリ動作は、他のプロセツ
サの演算論理動作に対する時間へはめこまれるこ
とができる。

〔先行技術〕

多重プロセツサ・システムにおいて、メモリ・
アドレス母線およびメモリ・データ母線は、これ
らの母線をプロセツサの１つへ接続するゲートを
有し、かつ１つのメモリ・サイクル時間にただ１
個のプロセツサがメモリ母線へ接続されるように
する割振回路が設けられている。メモリ割振回路
はラツチを有し、このラツチは、１つのプロセツ
サの母線にあるゲートを能動化する為にセツトさ
れ、他のプロセツサのゲートを能動化するために
リセツトされる。メモリの制御がプロセツサの間
で切替えられるべき時、常にラツチが切替えられ
る。

メモリ割振回路が使用される場合、２個のプロ
セツサはメモリの交互のサイクルを割当てられる
もしプロセツサが注意深く同期化されていれば、
１つのプロセツサから他のプロセツサへメモリ制
御を切替える場合に遅延を生じることなく、プロ
セツサはメモリにアクセスすることができる。本
発明の目的は、２個のプロセツサが正確に同期し
ていない場合でも、良好に働く改善されたメモリ
割振回路を提供することである。このような回路
は、近似的にのみ同じ周波数である別個のクロツ
クを有する２個のプロセツサを含むシステムで重
要な意味をもつ。更に、このような回路は、２個
のプロセツサが別個のボード上に載せられ、それ
らプロセツサが比較的長いケーブルによつて相互
に接続されているため、クロツク信号の伝播に遅
延を生じ、よつてクロツク信号に顕著なスキユー
を生じるシステムの場合に重要な意味をもつ。。
更に、上記の回路は一般的に多重プロセツサ・シ
ステムで重要な意味をもつ。なぜならば、回路が
高速に作られれば、それだけ２つのプロセツサの
同期を維持するのが困難になるからである。

切替時間を減少させる１つの方法として、メモ
リへのアクセスを要求するプロセツサが、他のプ
ロセツサによつて、最後のメモリ・サイクルが終
る少し前に信号を送られ、よつてアクセスを要求
するプロセツサができるだけ早くその選択信号を
上昇させることができるようにする方法が知られ
ている。

〔本発明の要約〕

２つのプロセツサの結合された動作の場合、そ
れらのプロセツサ「Ａ」及び「Ｂ」と呼ぶのが便
宜である。その場合、プロセツサＡまたはプロセ
ツサＢがメモリへのアクセスを有するものとして
指定されるか、これら双方がメモリへのアクセス
を有しないものとされる。もつと一般的にいえ
ば、２つのプロセツサは「要求プロセツサ」及び
「制御プロセツサ」（または「解放プロセツサ」）
を呼ばれる。メモリ・アクセスへの要求が要求プ
ロセツサによつてなされ、かつメモリの解放が制
御プロセツサによつて許容された後にのみ、１つ
のプロセツサから他のプロセツサへメモリを切替
える様に回路が動作する。制御プロセツサは、そ
れが非メモリ動作に対するデコードするまで、メ
モリを解放しないようにする事が望ましい。回路
は、２つの手順の１つによつて、メモリ制御の移
送を実行する。１つの手順では、プロセツサがメ
モリ・アクセスを必要とする命令をデコードした
時、またはプロセツサがその制御プログラム中で
命令取出制御ワードへブランチした時、プロセツ
サはメモリ・アクセスの要求を送信する。第二の
手順において、メモリ・アクセス要求は、解放信
号手順の１部として自動的になされる。２つの手
順は、解放プロセツサの制御プログラムによつて
限定される。制御プログラム・ルーチンは、「コ
ード遊び」及び「コード解放」と呼ばれる２つの
ビツトでコード化される。論理関数「コード遊
び」＋「コード解放」＝０は、通常のメモリ要求を
定義する。このメモリ要求は、制御メモリ内の単
一のビツトによつてコード化されてもよい。「コ
ード遊び」は、後続するメモリ・アクセスが、あ
る不定数のメモリ・サイクルの間（おそらくは長
時間）、要求されないことを意味する。「コード解
放」は、後続するメモリ・アクセスが１つのメモ
リ・サイクル程度の時間内で要求される可能性が
あることを意味する。

「コード遊び」の例は、２つのレジスタの内容
を乗算する命令の中にある。この動作はメモリ・
アクセスを必要としない。なぜならば、プロセツ
サのレジスタは既にメイン・メモリからのオペラ
ンドをロードされているからである。更に、乗算
動作は一連の加算及びシフトとして実行され、典
型的には比較的多数のプロセツサ・サイクルを必
要とする。乗算動作に要する時間は十分に長いの
で、他のプロセツサはメモリにアクセスし、オペ
ランドを処理し、再びメモリにアクセスするよう
に動作することができる。このような場合、他の
プロセツサが実際にメモリへアクセスを実行して
いない間でも、他のプロセツサにメモリの制御を
保持させるのが有利である。

「コード解放」の例は、命令を取出す制御プロ
グラム・ルーチンの中にある。取出されつつある
命令は、前述した例の乗算命令であつてもよい。
その場合、現在のメモリ・アクセスは、いくつか
のサイクルの間にプロセツサによる最後のアクセ
スとなる。しかし、それがオペランドを取出すた
めの他のメモリ・アクセスである可能性がある。
この例における命令取出しの間に、メモリを制御
しているプロセツサは他のプロセツサへ「コード
解放」信号を送り（もし他のプロセツサがメモ
リ・アクセスの要求を送信したので、あれば）、
次いで解放プロセツサは、直ちにメモリ・アクセ
スの要求を送信する。もし他のプロセツサが１つ
だけのメモリ・サイクルを必要とすれば、メモリ
の制御はできるだけ早く戻される。もし次の命令
が実際には「コード遊び」ビツトを有するもので
あれば、上記の自動的要求をキヤンセルする手段
が設けられている。

本明細書で説明する回路において、各プロセツ
サは制御ラツチと呼ばれるランチを有している。
このラツチは、メモリの制御をラツチと関連した
プロセツサへ与えるためセツトされ、またメモリ
の制御を他のプロセツサへ与えるためのリセツト
される。従つて、これら２つのラツチは、先行技
術において単一のラツチによつて与えられる通常
の制御機能を与える。更に、各プロセツサは要求
ラツチと呼ばれるラツチを有している。このラツ
チは、他のプロセツサがメモリへのアクセスを要
求していることを知らせるため、他のプロセツサ
によつてセツトされる。解放プロセツサにおける
このラツチは、要求プロセツサがメモリへのアク
セスを得た時にセツトされる。更に、各プロセツ
サは解放ラツチと呼ばれるラツチを有している。
このラツチは、制御メモリの「コード遊び」ビツ
ト及び要求ラツチのセツト状態に応答して、不定
数のメモリ・サイクルの間メモリの制御を他のプ
ロセツサへ切替えるためにセツトされる。更に、
各プロセツサはタイミング手段をゲートする手段
を含む。この手段は、「コード解放」ビツトに応
答して、他のプロセツサの制御ラツチをセツト
し、次いで要求ラツチをセツトして、メモリ制御
が次のサイクルで戻されるようにする。

〔第１図の説明〕 第１図はメイン・メモリを共用する２個のプロ
セツサ（プロセツサＡ及びプロセツサＢ）を示
す。ゲート回路は、メモリのデータ母線、アドレ
ス母線、制御母線をプロセツサの対応する母線へ
選択的に接続する。メモリ割振回路は、プロセツ
サからメモリ要求信号を受取り、プロセツサの選
択された１つへメモリ・アクセスを与えるため、
ゲート回路を制御する。更に、メモリ割振回路
は、メモリ・サイクルを開始するため、制御母線
を介してメモリへ選択信号を送る。これらの構成
要素及び相互接続は通常のものであり、本発明に
対して多様なアプリケーシヨンが可能であること
を示すものである。更に第１図には、「コード解
放」信号と、「コード遊び」信号が示される。こ
れらの信号はプロセツサの制御メモリの中で生成
される。更に第１図にはタイミング信号が示され
る。この信号は各プロセツサによつて形成され、
メモリ割振回路の構成要素によつて使用される。

〔第２図の説明〕 第２図は、メモリ割振回路に含まれる構成要素
の相互接続及び回路内の情報の流れを示す図であ
る。中断された線は、第２図と第３図の関係を示
す。メモリ割振回路は、プロセツサＡ及びＢにつ
いて、それぞれ別個の同じような回路として構成
される。プロセツサＡに対する回路は第２図の上
部に示され、プロセツサＢに対する回路は第２図
の下部に示される。「Ａ」及び「Ｂ」はプロセツ
サＡに対する構成要素であるか、プロセツサＢに
対する構成要素であるかを示す。

各プロセツサは、コード解放信号及びコード遊
び信号を別個に発生する。コード解放信号は、実
行されつつある現在の命令がメモリ・アクセスを
要求していないが、その後にメモリ・アクセスを
要求する命令が続く可能性がある時、上昇レベル
（これは任意である）を有し、かつ１の論理レベ
ルを有する。コード遊び信号は、現在の命令がメ
モリ・アクセスを必要とせず、かつ約１メモリ・
サイクル内で、その後にメモリ・アクセスを要す
る命令が続く可能性がない時、１の論理レベルを
有する。「コード遊び」＋「コード解放」＝０の関数
は、メモリ・アクセスに対する要求である。コー
ド遊び信号及びコード解放信号は、マイクロコー
ドのビツトの１部分から与えられ、これらビツト
の値は、メモリを必要としないマイクロコード・
シーケンスの次に、メモリを必要とするマイクロ
コード・シーケンスが続く統計的頻度に基いて割
当てられる。換言すれば、もし全てのマイクロコ
ード・ルーチンがコード遊び信号によつてメモリ
制御を移すようにコード化されれば、動作は遅く
なる。なぜならば、ある命令を実行している解放
プロセツサは、そのメモリ要求信号が他のプロセ
ツサによつて処理され、かつメモリ制御が戻され
る間、待機する必要があるからである。逆に、全
の移送がコード解放信号によつて処理されるなら
ば、動作はメモリ制御の不必要な移送によつて遅
くなる。

各プロセツサは制御ラツチ４ａ，４ｂを有す
る。これらのラツチは、それがセツトされている
時、関連したプロセツサへメモリの制御を与え
る。ラツチ４ａは、線１ｂ上にある「Ａへのメモ
リ解放」信号によつてセツトされ、ラツチ４ｂは
プロセツサＡからの対答する信号によつてセツト
される。

線１ａまたは１ｂ上のメモリ解放信号が、０の
論理レベルへ下降すると、それは対応するプロセ
ツサがメモリ・アクセスを要求していることを示
す。そして、この信号はインバータ７ａまたは７
ｂ、及びANDゲート８ａまたは８ｂを通つて、
要求ラツチ５または５ｂをセツトする。ラツチ５
ａまたは５ｂのセツト状態は、他のプロセツサが
メモリ制御の移送を要求したことを示す。

解放ラツチ３ａまたは３ｂは、関連した要求ラ
ツチのセツト状態、及び関連した制御メモリから
のコード遊び信号の同時発生に応答して、他のプ
ロセツサへメモリを解放するためにセツトされ
る。ANDゲート１１ａまたは１１ｂは、解放ラ
ツチに対する入力論理を実行し、ORゲート１０
ａまたは１０ｂはラツチ出力を線１ａまたは１ｂ
へカツプルする。

ORゲート１０ａまたは１０ｂは、ANDゲート
９ａまたは９ｂと協動して、移送要求及びコード
解放信号の同時発生に応答して、線１ａまたは１
ｂ上にメモリ解放信号を発生する。この信号はラ
ツチされず、線１ａまたは１ｂ上にパルスとして
現われる。

〔第３図の説明〕 第３図はプロセツサＡに対するメモリ割振回路
の詳細図である。入力線、出力線、及びラツチの
機能は第２図の説明から明らかであろう。

各プロセツサはＣ１，Ｃ２，Ｃ３，Ｃ４と呼ば
れる４つのクロツク時間のサイクルを通して動作
する通常のクロツクを有する。ある種の動作で
は、各クロツク時間は更に半分に分割される。こ
れらの４つの時間は、１つのプロセツサ・サイク
ル（または制御メモリ・サイクル）を形成し、説
明する特定の実施においては、２つの制御メモ
リ・サイクルは、１つのメイン・メモリ・サイク
ルの長さをとる。前述したように、プロセツサが
メモリへアクセスする動作は、２つのプロセツ
サ・サイクルを必要とする。

要求ラツチ５ａはＤ型ラツチである。このラツ
チは、クロツク入力Ｃの信号がアツプである時、
データ入力Ｄにある信号の２進値に従つてセツト
またはリセツトされる。ANDゲート１１ａ及び
１２ａは、クロツク時間Ｃ４で、解放ラツチ３ａ
のセツトまたはリセツトを制御する。

〔コード遊び信号に関する動作（第４図）〕 第４図は、コード遊び信号（ビツト）の使用を
示す一連のタイミング波形を示す。動作の始め
に、制御ラツチ４ａはメモリ制御をＡへ与えるた
めセツトされる。図示されない通常の回路がラツ
チ４ａのセツト状態及びクロツク（Ａ）に応答
し、Ｃ２時間の中点で、プロセツサＡはその選択
信号を上昇させて、メモリ・サイクルを開始す
る。このメモリ・サイクルは２つのプロセツサ・
サイクルの間進行し、第２の（次の）Ｃ２時間の
中点で終る。動作の始めに、プロセツサＢはメモ
リを必要とせず（コード遊び信号（Ｂ）＝１）、線
１ｂはアツプであり、要求ラツチ５ａはリセツト
されている。同様に、プロセツサＡはメモリを要
求し、線１ａは下降している。プロセツサＢはメ
モリ・アクセスの必要を生じ、次のＣ２時間にラ
ツチ５ａをセツトするため、線１ｂを降下させ
る。プロセツサＡのクロツク（Ａ）及びプロセツ
サＢのクロツク（Ｂ）は同期していないから、線
１ｂの降下は、クロツク（Ａ）に関して任意の時
間で生じることができ、また第４図のタイミング
は恣意的なものである。更に、第４図はプロセツ
サＡが次のメモリ・サイクルを解放する例を示す
が、一般的な場合、プロセツサＡは、メモリを解
放する前に、いくつかのメモリ・サイクルをとり
続ける。

Ａに対するメモリ・サイクルの開始点と第２の
Ｃ４時間の間に、プロセツサＡはコードＡはコー
ド遊び信号（Ａ）を上昇させた命令をデコードし
ている。ANDゲート１１ａはコード遊び信号
（Ａ）、Ｃ４時間、ラツチ５ａの出力における要求
の同時発生を検出し、ラツチ３ａをセツトする。
このセツトは、線１ａ上の「Ｂへのメモリ解放」
信号を上昇させる。更に、線１ａ上の信号はラツ
チ４ａ及び５ａをリセツトするラツチ４ａのリセ
ツトはプロセツサＡからメモリの制御をとり、ラ
ツチ５ａのリセツトは、前のリクエストの結果と
して制御がプロセツサＢへ移されたので、プロセ
ツサＢはメモリ制御に対する要求をしなかつたこ
とを意味する。

プロセツサＢが線１ｂ上の信号を降下した後に
メモリ制御を求せて待機している間、それはＣ２
タイミング・パルスの上昇と共に再開始するとこ
ろでそのクロツクを停止する。線１ａ上の「Ｂへ
のメモリ解放」信号で始まり、Ａに対するメモ
リ・サイクルが終る時（Ｃ２時間の中点）までの
時間に、プロセツサＢにある通常の回路はラツチ
４ｂのセツト状態を検出することができ、かつク
ロツク（Ｂ）を再開始するとともにメモリ制御母
線上のメモリ選択信号を上昇させることができ
る。切替えは瞬時には起らない。なぜならば、通
信している構成要素が同期していないときに生じ
るラツチの準安定状態を避けるため、ラツチ４ａ
または４ｂの出力は２つのラツチ段（図示されて
いない通常の回路）を介して伝播されるからであ
る。次いでプロセツサＢは、要求がプロセツサＡ
によつてなされ、プロセツサＢがもはやメモリを
必要しなくなるまで、１つまたはいくつかのメモ
リ・サイクルの間メモリにアクセスする。

〔コード解放信号に関する動作（第５図）〕 第５図に関する動作は、第４図の例と同じよう
に始まる。しかし、第５図の例では、「Ｂへのメ
モリ解放」信号はコード解放信号（Ａ）によつて
能動化され、線１ａ上の信号は、クロツク（Ａ）
のＣ４パルスのタイミングを有するパルスであ
る。このパルスの上昇に応答して、前の例と同じ
ように、ラツチ４ｂがセツトされ、ラツチ４ａ及
び５ｂはリセツトされる。しかし、パルスが降下
すると、ラツチ５ｂが再びセツトされる。従つ
て、プロセツサＡがメモリ・アクセスを要求する
（または要求しない）命令を実際にデコードする
前に、プロセツサＡによるアクセス要求が登録さ
れる。

第５図は、プロセツサＢが最初のメモリ・サイ
クルの間に線１ｂ上の解放信号を上昇させ、プロ
セツサＡが次のサイクルでメモリ・アクセスを実
行する例を示す。他方、プロセツサＢは解放信号
を上昇させないことによつてメモリの制御を保持
してよく、かつ／またはプロセツサＡはコード遊
び信号によつて線１ａの信号を上昇させ、かつラ
ツチ５をリセツトする命令をデコードしてよい。

第５図の変更例として、線１ｂ上で「Ａへのメ
モリ解放」信号が依然としてアツプである時、プ
ロセツサＡの中でコード解放信号が上昇する場合
を考える。この場合、ラツチ５ａは依然としてリ
セツトされており、ORゲート１０ａは閉じてい
る。従つて、解放パルスは第５図の場合と同じよ
うに線１ａ上に現われない。プロセツサＡでコー
ド解放信号が上昇している場合、もしもプロセツ
サＢがメモリ・アクセスを要求するならば、ラツ
チ５ａがＣ２時間にセツトされ、ORゲート１０
ａが開かれて、第５図の例のように、次のＣ４時
間に、解放パルスがＢへ送られる。

いくつかの共通の動作は、１つのメモリ・アク
セスがなされれる２つのプロセツサ・サイクル
と、それに続く２つのプロセツサ・サイクル（ま
たは非メモリ動作）と、それに続く次の命令取出
しとを含む。もしプロセツサＡがそのような動作
シーケンスにあり、プロセツサＢが既にメモリへ
のアクセスを要求したのであれば、第５図に示す
ような最適の状態で、プロセツサＡの第３及び第
４プロセツサ・サイクルの間に、プロセツサＢは
メモリへの単一のアクセスを実行してよい。もし
プロセツサＢが、プロセツサＡの第３プロセツ
サ・サイクルの間にメモリを要求したのであれ
ば、プロセツサＢは、プロセツサＡの第４プロセ
ツサ・サイクル、及びプロセツサＡがメモリ・ア
クセスを待機しなければならない次のプロセツ
サ・サイクルの間に、第５図の変更例の場合に説
明したように、プロセツサＢはメモリへの単一の
アクセスを実行することができる。従つて、第２
の例においては、２つのプロセツサが最適とはい
えない状態でメモリにアクセスしている時、本発
明はメモリが使用されない時間を減少させる。

〔他の実施例〕

本発明は変更された動作へ容易に適合化させる
ことができる。例えば、各プロセツサは、デー
タ・チヤンネルとして動作する通常の回路を有す
る場合がある。初期のチヤネル動作は、いくつか
のサイクル時間の間、メモリを必要としないマイ
クロコード命令シーケンスの例である。他方、デ
ータがメイン・メモリと入出力装置の間を転送さ
れる場合、１つのプロセツサはメモリを集中的に
使用する。各プロセツサに設けられた回路は、入
出力動作のためにデータ転送を指定するマイクロ
コードによつてセツトされるラツチを含む。この
ラツチがセツトされた時、線１ａ及び１ｂは、チ
ヤネル動作を実行しているプロセツサへ次のメモ
リ・サイクルを与えるために切替えられる。その
切替は、そのプロセツサがメモリを解放しなかつ
た場合でも実行される。ある種のシステムでは、
１つのプロセツサのみが入出力装置を接続され、
他のプロセツサはチヤンネル命令を実行しない。
そのような場合、１つのプロセツサのみが、メモ
リ制御において切替を生じる制御プログラム・ル
ーチンににアクセスする命令を実行するようにプ
ログラム化される。もし２つのプロセツサが入出
力装置を接続されていれば、変更された回路はメ
モリの制御をやりとりし、２つのプロセツサは交
互にメモリ・サイクルをとるという利点を有す
る。

【図面の簡単な説明】

第１図は本発明に従うメモリ割振回路及びデー
タ処理システムの他の構成要素を示すブロツク
図、第２図は２つのプロセツサのメモリ割振回路
における相互接続を示すダイヤグラム、第３図は
１つのプロセツサに対するメモリ割振回路の詳細
な論理図、第４図はコード解放信号によるプロセ
スを示すタイミング図、第５図はコード遊び信号
によるプロセスを示すタイミング図である。 ３ａ…解放ラツチ、４ａ…制御ラツチ、５ａ…
要求ラツチ、６ａ，７ａ，１３ａ…インバータ、
８ａ，９ａ，１１ａ，１２ａ…ANDゲート、１
０ａ…ORゲート。

Claims (1)

【特許請求の範囲】
1. １ 複数のプロセツサと、該複数のプロセツサに
   よつて共用されるメモリと、上記プロセツサの
   各々に対応して設けられ上記メモリへのアクセス
   を必要とする動作及び上記メモリへのアクセスを
   必要としない動作を含む複数の動作を通して対応
   するプロセツサを制御する制御手段を含む多重プ
   ロセツサ・システムにおいて、上記メモリ・サイ
   クルを上記複数のプロセツサの間で割振るため、
   上記プロセツサの各々に対応して設けられた装置
   であつて、他のプロセツサから出されたメモリ・
   アクセス要求信号を対応するプロセツサにおいて
   認識する手段と、対応するプロセツサの上記制御
   手段の中に設けられて対応するプロセツサによる
   メモリ・アクセスを必要としない動作についてそ
   の後の動作の性質に応じた第１または第２の信号
   を発生する手段と、上記第１または第２の信号の
   いずれかと他のプロセツサから出されたメモリ・
   アクセス要求信号に応答して対応するプロセツサ
   から他のプロセツサへメモリの制御を移すととも
   に、上記第１の信号に応答した場合には、後に対
   応するプロセツサからメモリ・アクセス要求信号
   を出させることによつてメモリの制御を対応する
   プロセツサへ戻し、上記第２の信号に応答した場
   合には、後に対応するプロセツサから特にメモ
   リ・アクセス要求信号を出させることなく自動的
   にメモリの制御を対応するプロセツサへ戻す手段
   とを具備する共用メモリの割振装置。