JP3132012B2

JP3132012B2 - データバス制御回路

Info

Publication number: JP3132012B2
Application number: JP03009583A
Authority: JP
Inventors: 純一 ▲高▼井; 敏也西島; 裕史田尻; 敏実神谷
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 1991-01-30
Filing date: 1991-01-30
Publication date: 2001-02-05
Anticipated expiration: 2016-02-05
Also published as: JPH04255058A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器等の制御に用
いられるマイクロコンピュータ装置内部のデータバス制
御回路に関する。

【従来の技術】マイクロコンピュータ装置のＣＰＵであ
るマイクロプロセッサの処理速度は当初は１［ＭＨZ]程
度であったが、年々その高速化が図られ、最近は３３
［ＭＨZ］を越すものも出てきている。しかし、被制御
デバイスであるＬＳＩやメモリ等はその処理速度の高速
化がマイクロプロセッサよりも相対的に遅いため、これ
らを単純に制御することができなくなってきている。図
４に本発明が適用される一般的なマイクロコンピュータ
装置内部のデータバス制御回路を示す。この図におい
て、１０は所定周波数のクロック信号CLKで動作するマ
イクロプロセッサ、１１はマイクロプロセッサ１０のデ
ータバスに直結されたＬＳＩやメモリ等の複数の被制御
デバイス、１２はマイクロプロセッサ１０と被制御デバ
イス１１との間のデータバスに挿入されデータ信号DATA
の読み込み（リード）と書き込み（ライト）とを行う際
に該データ信号DATAの送出方向を切り換えるための双方
向性バスバッファ、１３はマイクロプロセッサ１０の出
力するアドレス信号ADDRESSをデコードして複数の被制
御デバイス１１の中から特定のものを選択するための選
択信号DSEL＊を生成するアドレスデコーダ、１４はマイ
クロプロセッサ１０が送出するバスサイクル開始を知ら
せるバスサイクルスタート信号BCYST＊に基づいて当該
バスサイクルの終結を指示するためのレディ信号READY
＊を生成するレディ信号発生器である。マイクロプロセ
ッサ１０はレディ信号発生器１４から返送されたレディ
信号READY＊に基づいてバスサイクルを終結させる。す
なわち、リードサイクルのときは該データバスからリー
ドデータ信号を受信してこれを読み込むリード処理を行
い、ライトサイクルのときは該データバスにライトデー
タ信号を送信するライト処理を行う。バスバッファ１２
では、リード処理を行うとき即ちデータ信号DATAが被制
御デバイス１１側からマイクロプロセッサ１０側に向か
う条件を指示するときはマイクロプロセッサ１０が出力
するリードコマンド信号RD＊を用いた第一のイネーブル
信号GA＊が用いられ、一方ライト処理を行うとき即ちデ
ータがマイクロプロセッサ１０側から被制御デバイス１
１側に向かう条件を指示するときはマイクロプロセッサ
１０が出力する方向信号DIRを反転した第二のイネーブ
ル信号GB＊が用いられる。方向信号DIRはバスの方向を
設定するための信号であって、例えばリード方向のとき
はＬｏｗレベル（以下Ｌ信号とする）、ライト方向のと
きはＨｉｇｈレベル（以下Ｈ信号とする）となるように
設定されている。なお、以後の説明の都合上、アドレス
信号ADDRESSおよびデータ信号DATAは正論理信号の束と
し、これら信号以外のバスサイクルスタート信号BCYST
＊、レディ信号READY＊、選択信号DSEL＊、リードコマ
ンド信号RD＊、各イネーブル信号GA＊、GB＊、および、
後述するライトコマンド信号WR＊は各々Ｌ信号のときに
アクティブになる負論理信号とする。また、被制御デバ
イス１１は、選択信号DSEL＊を受信し、且つ、マイクロ
プロセッサ１０から送出されたライトコマンド信号WR
＊、リードコマンド信号RD＊、および前記選択信号DSEL
＊に基づいてデータバスとの間でデータの送受信を行っ
ている。次に、上記構成のデータバス制御回路でリード
処理とライト処理とが連続して行われる場合について説
明する。例えば、マイクロプロセッサ１０が２０［ＭＨ
Z］で動作する汎用のものとし、バスサイクルのうち、
リードサイクル３クロック、ライトサイクル４クロック
で実行可能とすると、この連続した処理は、理想的には
図５に示すタイムチャートに従って行わなわれなければ
ならない。即ち、リードサイクルの最初のクロック信号
CLKにより方向信号DIRがＬ信号、バスサイクルスタート
信号BCYST＊もＬ信号になると、リードコマンド信号RD
＊がＬ信号となる。ほぼ同時に被制御デバイス１１から
データ信号DATAがデータラインを通じてデータバスに出
力され、マイクロプロセッサ１０が該データ信号DATAを
データバスから受信してリード処理を行う（Ａ部）。レ
ディ信号READY＊がＬ信号になり、リードサイクルが終
了すると、方向信号DIR、リードコマンド信号RD＊が各
々Ｈ信号となる。この時、被制御デバイス１1はデータ
ラインの駆動を停止して高インピーダンス状態即ち被制
御デバイス１１が当該ラインを駆動していない状態とす
るが、実際には、リードコマンド信号RD＊がＨ信号にな
ってからデータラインが高インピーダンスになるには図
５の(1)に示すように一定の時間がかかる。この時間(1)
をリードデータフロート時間と呼ぶ。このリードデータ
フロート時間(1)は被制御デバイス１１の処理速度が速
くなるほど短くなるが、通常のものは３０〜１００［ｎ
ｓ］程度である。一方、ライトサイクルに切り替わる
と、マイクロプロセッサ10はバスサイクルスタート信号
BCYST＊をＬ信号にし、方向信号DIRはＨ信号になってい
るので、マイクロプロセッサ１０が選択信号DSEL＊によ
り選択された被制御デバイス１１のライト処理を行うた
めにデータバスにデータ信号DATAを出力する（Ｂ部）。
しかし、実際には、ライトサイクルが始まってからマイ
クロプロセッサ１０がデータ信号DATAを出力するには図
５の(2)に示すように３０〜５０［ｎｓ］程度の時間が
かかる。これら時間(1)(2)を実際のタイムチャートにあ
てはめたのが図６である。この図に示すように、リード
データフロート時間(1)がライトサイクルにおけるデー
タ出力開始時間(2)よりも長くなりすぎると、データ信
号DATAのうち被制御デバイス１１で駆動されるリードデ
ータ信号READとマイクロプロセッサ１０で駆動されるデ
ータ信号WRITEとがバス上で競合する時間(3)が生じる。
これは回路動作上有害な現象であって、ライトサイクル
における異常データ信号の書き込みや、回路自体の故障
を招いてしまう問題があった。そこで、従来、リードデ
ータフロート時間(1)が長すぎる場合に生じる前記バス
上のデータ競合を防ぐ方策として、図７に示す構成のデ
ータバス制御回路を用いている。図７中、１５は信号遅
延回路であって、リードデータ信号READがフローティン
グになるまで前記第二のイネーブル信号GB*を一定時間
遅延して前記バスバッファ１２に送出するものである。
しかしこうすると、被制御デバイス11に与えられるライ
トデータ信号WRITEの成立もその分遅れるので、マイク
ロプロセッサ１０の出力するライトコマンド信号WR＊も
この信号遅延回路１５で同等の時間分を遅延して被制御
デバイス１１に送出する。また、レディ信号発生器１４
から出力されるレディ信号DREADY＊もそのままにしてお
くと実際のデータ書き込み時間が不足してしまうので、
信号遅延回路１５で同等の時間だけこれを遅延してマイ
クロプロセッサ１０に送出する。なお、READY＊、DWR＊
は各々信号遅延回路を経たレディ信号、ライトコマンド
信号、を示す。図８は信号遅延回路１５の具体的構成例
を示したものである。図８において、１６はシフトレジ
スタ回路、１７はインバーティングＮＡＮＤ回路を示
す。シフトレジスタ１６内のフリップフロップの段数
は、補償すべき前記リードデータフローティング時間に
合わせて制御回路毎に調整できる。また、図８中、ａは
マイクロプロセッサ１０の出力するライトコマンド信号
WR＊をシフトレジスタ回路１６で所用クロック信号CLK
分遅延した信号、ｂは前記信号ａとライトコマンド信号
WR＊とをインバーティングＮＡＮＤ条件で生成される前
記ライトコマンド信号DWR＊、ｃはレディ信号発生器１
４から出力されるレディ信号DREADY＊をシフトレジスタ
回路１６で所用クロック信号CLK分遅延した信号、ｄは
前記信号ｃとレディ信号DREADY＊のインバーティングＮ
ＡＮＤ条件で生成される前記レディ信号READY＊であ
る。図７、図８のような回路構成にすれば、リードサイ
クルからライトサイクルに移行する際に一定のデッドタ
イムを設けることができるため、被制御デバイス１１で
駆動されるリードデータ信号READとマイクロプロセッサ
１０で駆動されるライトデータ信号WRITEとがバス上で
競合する事態を防止することができる。

【発明が解決しようとする課題】しかしながら、図７に
示したデータバス制御回路の構成では、マイクロプロセ
ッサ１０がリードサイクルからライトサイクルへと連続
処理する場合だけでなく、本来遅延を不要とするライト
サイクルからライトサイクルへと連続処理する場合にも
同等のデッドタイムが設けられる。また、制御回路中
に、処理速度が速く前記リードデータフロート時間(1)
の短い被制御デバイスが混在する場合にも処理速度の遅
いものに合わせて一様にデッドタイムが設けられる。こ
れらは非常に効率が悪く、制御システム全体の実行処理
能力を著しく低下させる原因となっていた。本発明は、
上記問題点を解決するために創案されたものであり、そ
の目的とするところは、リードデータフロート時間(1)
の長い被制御デバイスのリードサイクルからライトサイ
クルへと移行する際に生じるバス上のデータ競合を防ぐ
とともにデータ信号のライト処理を効率的に行い、制御
システム全体の実行処理能力を向上させることができる
データバス制御回路を提供することにある。

【課題を解決するための手段】上記目的を達成するため
の本発明の構成は、マイクロプロセッサの発生するバス
サイクルの終結を指示するためのレディ信号を発生する
レディ信号発生器と、該レディ信号発生器から返送され
たレディ信号に基づいて該データバスのバスサイクルが
リードサイクルのときは該データバスからリードデータ
信号を受信してこれを読み込むリード処理を行いライト
サイクルのときは該データバスにライトデータ信号を送
信するライト処理を行うマイクロプロセッサと、該マイ
クロプロセッサから送出される所定の制御信号により選
択され、且つ、マイクロプロセッサがリード処理を行う
際に送信するリードコマンド信号を受信したときはデー
タバスにリードデータ信号を送信し、マイクロプロセッ
サがライト処理を行う際に送信するライトコマンド信号
を受信したときはデータバスからライトデータ信号を受
信してこれを書き込むようにした複数の被制御デバイス
とを備え、該複数の被制御デバイスは、リードサイクル
からライトサイクルに切り替わり、その後でのリードコ
マンド信号が変化してからデータラインが高インピーダ
ンスになるまでの時間であるデータフロート時間が長い
ものと短いものとを含む構成のバス制御回路において、
前記所定の制御信号を監視してリードデータフロート時
間の長い被制御デバイスが選択されたリードサイクルの
直後のライトサイクルという条件の成否を判定し該条件
が成立するときは遅延条件成立信号を生成する遅延条件
判定回路と、前記ライトコマンド信号と前記レディ信号
とを各々所定時間遅延した遅延ライトコマンド信号と遅
延レディ信号とを生成する信号遅延回路と、前記ライト
コマンド信号と前記レディ信号および前記遅延ライトコ
マンド信号と前記遅延レディ信号を入力信号に含み、前
記遅延条件判定回路で生成された遅延条件成立信号を受
信したときは前記遅延ライトコマンド信号を前記被制御
デバイスに送出するとともに前記遅延レディ信号をマイ
クロプロセッサに送出し、一方、前記遅延条件判定回路
が遅延条件成立信号を生成しないときは前記遅延ライト
コマンド信号および遅延レディ信号に代えて前記ライト
コマンド信号および前記レディ信号を各々被制御デバイ
スおよびマイクロプロセッサに送出するセレクタ回路と
を設けたことを特徴とする。

【作用】マイクロプロセッサはデータバスに接続され
た複数の被制御デバイスの中から特定のものを選択して
リードサイクルとライトサイクルとの各バスサイクルに
対応してデータ信号の送受信を行うが、これら複数の被
制御デバイスにはいわゆるリードデータフロート時間の
長いものと短いものとが混在している。そこで、リード
データフロート時間の長い被制御デバイスが選択され、
且つ、該被制御デバイスにおけるリードサイクル直後の
ライトサイクルという条件の成否を遅延条件判定回路で
判定し、条件が成立するときはセレクタ回路に遅延条件
成立信号を送信する。セレクタ回路には信号遅延回路か
ら出力された遅延ライトコマンド信号と遅延レディ信号
および通常のライトコマンド信号と通常のレディ信号と
が入力されており、遅延条件成立信号を受信したときは
遅延ライトコマンド信号を被制御デバイスに送信すると
ともに遅延レディ信号をマイクロプロセッサに送出す
る。これによりリードサイクルからライトサイクルに切
り換わる際に所定のデッドタイムが形成され、該デッド
タイムの終了後にデータ信号のライト処理が開始され
る。一方、遅延条件判定回路が遅延条件成立信号を生成
しないときはセレクタ回路で遅延ライトコマンド信号を
通常のライトコマンド信号に切り換えるとともに遅延レ
ディ信号を通常のレディ信号に切り換える。これにより
デッドタイムを形成する必要のないバスサイクルではリ
ード処理あるいはライト処理が直ちに開始される。

【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、本実施例は従来のデータバス制御回路を改
良したものなので、従来のものと同一構成部品について
は同一符号を付して説明する。図１に本発明の一実施例
に係るデータバス制御回路の構成図を示す。図１中、１
は遅延条件判定回路、２は信号遅延回路、３はセレクタ
回路である。また図２はこれら各回路１，２，３の具体
的構成例を示したものである。これらの図を参照して本
実施例を説明すると、遅延条件判定回路１は、所定の制
御信号すなわちマイクロプロセッサ１０から出力される
アドレス信号ADDRESSによりアドレスデコーダ１３が出
力する選択信号を監視し、この選択信号がリードデータ
フロート時間の長い被制御デバイス１１を選択するため
の選択信号SDSEL＊であるときはこの選択信号SDSEL＊を
フリップフロップ１ａでバスサイクルの終結クロックで
ラッチし、かつ反転した信号ｅにするとともに、この信
号ｅとマイクロプロセッサ１０から送信された方向信号
DIRと該方向信号をフリップフロップ１ｂでバスサイク
ルの終結クロックでラッチし、かつ反転された信号ｆと
をＡＮＤ回路１ｃに導き、このＡＮＤ回路１ｃの出力信
号ｇがＨ信号のときすなわちＡＮＤ条件が成立するとき
は遅延条件成立信号たるディレー信号DELAYを生成す
る。ＡＮＤ条件が成立するのは、結局、リードデータフ
ロート時間の長い被制御デバイス１１に対するリードサ
イクル直後のライトサイクルのときのみとなる。このＡ
ＮＤ回路１ｃの出力信号ｇは後述するセレクタ回路３に
送信される。また方向信号DIRはＮＯＴ回路１ｄを経て
第二のイネーブル信号GB＊となり、セレクタ回路３に送
信される。また、信号遅延回路２は、レディ信号DREADY
＊、ライトコマンド信号WR＊および第二のイネーブル信
号GB＊を夫々所定時間遅延するための回路であって、前
記図７に示した信号遅延回路１５とほぼ同一構成を有す
る。異なるのはレディ信号READY＊、ライトコマンド信
号DWR＊および第二のイネーブル信号GB＊を夫々遅延を
かけて出力するほかにこれら３種類の信号に遅延をかけ
ないものも併せて出力する点である。そのためこの信号
遅延回路２の出力信号は合計６種類となる。これら出力
信号はセレクタ回路３に導かれる。セレクタ回路３は、
レディ信号用セレクタ３ａ、ライトコマンド信号用セレ
クタ３ｂ、イネーブル信号用セレクタ３ｃとを有し、こ
れらセレクタ３ａ，３ｂ，３ｃのＡ端子には各々遅延さ
れない前記３種類の信号が各々入力され、Ｂ端子には各
々遅延された他の３種類の信号が入力されている。Ｓ端
子には前記遅延条件判定回路１のＡＮＤ回路１ｃの出力
信号ｇが入力され、該信号ｇがＨ信号のときすなわちデ
ィレー信号DELAYが成立するときは各セレクタ３ａ，３
ｂ，３ｃのＹ端子から各々Ｂ端子に入力された信号が出
力される。一方、遅延条件判定回路１のＡＮＤ回路１
ｃがＬ信号のときすなわちディレー信号DELAYが成立し
なかったときは、各セレクタ３ａ，３ｂ，３ｃのＹ端子
からは各々Ａ端子に入力された信号が出力される。これ
らＡ端子もしくはＢ端子から出力される信号のうち、ラ
イトコマンド信号DWR＊は被制御デバイス１１へ、レデ
ィ信号READY＊はマイクロプロセッサ１０へ、イネーブ
ル信号GB＊はバスバッファ１２に各々送信される。次に
図３に示した動作タイムチャートを参照して上記構成に
係るデータバス制御回路の動作を説明する。図３におい
て、Ａ部はマイクロプロセッサ１０がリード処理を行
い、実行処理速度が遅い被制御デバイス１１がリードデ
ータ信号READをデータバスに出力している部分、Ａ’部
は実行処理速度が速い被制御デバイス１１がリードデー
タ信号READをデータバスに出力している部分、Ｂ部はマ
イクロプロセッサ１０がライト処理のためにデータバス
にライトデータWRITEを出力している部分である。ま
た、Ｃ部は実行処理速度が遅いデバイスに対するリード
サイクル、Ｄ部、Ｅ部、Ｇ部は実行処理速度が速いデバ
イスに対するライトサイクル、Ｆ部は実行処理速度が速
いデバイスに対するリードサイクルである。いま、Ｃ部
からＤ部に移行しようとするとライトコマンド信号WR＊
が１クロック信号分遅延されて被制御デバイス１１に出
力されるとともに、マイクロプロセッサ１０に送信され
るレディ信号READY＊はDREADY信号から1クロック分、バ
スバッファ１２に送信されるイネーブル信号GB＊はWR*
の2クロック信号分遅延されて生成される。その結果、
Ｄ部は１クロック分引き伸ばされ、Ａ部の斜線部分にお
けるリードデータ信号READとライトデータ信号WRITEと
の間のデータ競合が防止される。なお、Ａ’部からＢ部
に移行するときは本来的にデータ競合が生じないので、
ライトサイクルＧ部の引き伸ばしは行わずにライト処理
サイクルを最短で実行する。このように、本実施例で
は、リードデータフロート時間の長い被制御デバイス１
１におけるリードサイクル直後のライトサイクルという
条件の成否を遅延条件判定回路１で判定し、この条件が
成立するときは信号遅延回路２で所定時間遅延した被制
御デバイスへのライトコマンド信号DWR＊とマイクロプ
ロセッサへのレディ信号READY＊をセレクタ回路３から
出力してライト処理の動作タイミングを遅延する一方、
条件が成立しないときは被制御デバイス１１に送信され
るライトコマンド信号DWR＊およびマイクロプロセッサ
へのレディ信号READY＊をセレクタ回路３で遅延を伴わ
ないものに切り換えるようにしたので、実行処理速度の
遅いデバイスを制御する場合においても従来のようにデ
ータバス上でのデータ競合が生じることがなく、しか
も、遅延を要しないデバイスを制御する際の処理時間ロ
スがなくなり、制御システム全体の実行処理効率を著し
く向上することができる。

【発明の効果】以上の説明から明らかなように、本発明
に係るデータバス制御回路は、マイクロプロセッサのバ
スサイクルがリードサイクルからライトサイクルへと移
行し、且つ、直前のリード処理がリードデータフロート
時間の長い被制御デバイスに対して行われたという条件
の成否を遅延条件判定回路で判定するとともに、遅延信
号切換回路でこの条件が成立するときのみライト処理の
動作タイミングの遅延とライトサイクルの引き伸ばしを
実行する制御信号を生成するようにしたので、従来、マ
イクロプロセッサに比べて相対的に実行処理速度の遅い
デバイスを制御する場合に生じていたデータバス上のデ
ータ競合を防止することができ、しかも、上記条件とは
無関係のサイクルでは前記遅延および引き伸ばしをしな
いようにしたので、マイクロプロセッサの処理速度の高
速化にも対応することができ、制御システム全体の実行
処理効率が従来のものに比べて著しく向上するという優
れた効果を奏することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータバス制御回路の
構成図である。

【図２】本実施例で用いた遅延条件判定回路と信号遅延
回路とセレクタ回路の具体的構成例を示した図である。

【図３】本実施例に係るデータバス制御回路の動作タイ
ミングチャートである。

【図４】被制御デバイスを含む従来の一般的なデータバ
ス制御回路の構成図である。

【図５】図４のデータバス制御回路の理想的な動作タイ
ミングチャートである。

【図６】図４のデータバス制御回路の実際の動作タイミ
ングチャートである。

【図７】リードデータフロート時間の長い被制御デバイ
スを含む従来の一般的なデータバス制御回路の構成図で
ある。

【図８】図７のデータバス制御回路で用いた信号遅延回
路の具体的構成例を示した図である。

【符号の説明】

１…遅延条件判定回路、２,１５…信号遅延回路、
３…セレクタ回路、１０…マイクロプロセッサ、１１…
被制御デバイス、１４…レディ信号発生器、DREADY＊，
READY＊…レディ信号、 WR＊,DWR＊…ライトコマンド
信号、RD＊…リードコマンド信号、SDSEL＊…選択信号
（リードデータフロート時間の長い被制御デバイス
用）、DELAY…ディレー信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者神谷敏実東京都品川区大崎２丁目１番17号株式会社明電舎内 (56)参考文献特開平１−321545（ＪＰ，Ａ) 特開昭64−68870（ＪＰ，Ａ) 特開昭63−62066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/38 - 13/42 G06F 13/20 - 13/36 G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims

(57)【特許請求の範囲】

【請求項１】マイクロプロセッサの発生するバスサイ
クルの終結を指示するためのレディ信号を発生するレデ
ィ信号発生器と、該レディ信号発生器から返送されたレディ信号に基づい
てリードサイクルのときはデータバスからリードデータ
信号を受信してこれを読み込むリード処理を行いライト
サイクルのときは該データバスにライトデータ信号を送
信するライト処理を行うマイクロプロセッサと、該マイクロプロセッサから送出される所定の制御信号に
より選択され、且つ、マイクロプロセッサがリード処理
を行う際に送信するリードコマンド信号を受信したとき
はデータバスにリードデータ信号を送信し、マイクロプ
ロセッサがライト処理を行う際に送信するライトコマン
ド信号を受信したときはデータバスからライトデータ信
号を受信してこれを書き込むようにした複数の被制御デ
バイスとを備え、該複数の被制御デバイスは、リードサイクルからライト
サイクルに切り替わり、その後でのリードコマンド信号
が変化してからデータラインが高インピーダンスになる
までの時間であるデータフロート時間が長いものと短い
ものとを含む構成のバス制御回路において、前記所定の制御信号を監視してリードデータフロート時
間の長い被制御デバイスが選択されたリードサイクルの
直後のライトサイクルという条件の成否を判定し該条件
が成立するときは遅延条件成立信号を生成する遅延条件
判定回路と、前記ライトコマンド信号と前記レディ信号とを各々所定
時間遅延した遅延ライトコマンド信号と遅延レディ信号
とを生成する信号遅延回路と、前記ライトコマンド信号と前記レディ信号および前記遅
延ライトコマンド信号と前記遅延レディ信号を入力信号
に含み、前記遅延条件判定回路で生成された遅延条件成
立信号を受信したときは前記遅延ライトコマンド信号を
前記被制御デバイスに送出するとともに前記遅延レディ
信号をマイクロプロセッサに送出し、一方、前記遅延条
件判定回路が遅延条件成立信号を生成しないときは前記
遅延ライトコマンド信号および遅延レディ信号に代えて
前記ライトコマンド信号および前記レディ信号を各々被
制御デバイスおよびマイクロプロセッサに送出するセレ
クタ回路とを設けたことを特徴とするデータバス制御回
路。