JPH0656842U - ウエイト制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ素子に対するＣＰＵの制御開始時点を
遅延させて該ＣＰＵに１又は２ウエイトの待ち動作状態
を事後的に選択形成させるウエイト制御回路を提供す
る。 【構成】 ウエイト切換書込信号と共に選択信号及びメ
モリチップセレクト信号の目的のメモリ素子に対応する
ビットに”１”を書き込んでＤ・Ｆ／Ｆ１及び各ＡＮＤ
回路２，３に入力することで、当該メモリ素子に対して
は１ウエイト波形生成回路の出力がREADY信号としてＣ
ＰＵ(図示省略)が導かれ、１ウエイトが選択される。他
方、選択信号に”０”を書き込むことで２ウエイトが選
択される。これら選択信号等は所定のプログラムに従っ
てＣＰＵから発出される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、メモリ素子に対するＣＰＵ（中央処理装置、以下同じ）の制御開始 時点を制御してＣＰＵにｎ（ｎ＝０，１，２・・・）ウエイトの待ち動作状態を 形成するウエイト制御回路に関する。

【０００２】

【従来の技術】

近年、ＣＰＵやメモリ素子の性能向上が盛んに行われており、特に、前者につ いては動作速度の高速化が顕著となっている。そのため、所定の時間内に応答す ることができないメモリ素子に対してＣＰＵがアクセスしなければならないとき には、READY信号と呼ばれる待ち動作制御信号を用いて読出／書込イネーブル信 号の切換タイミングを遅らせ、ＣＰＵにいわゆる”待ち動作状態”（ウエイト・ ステート）を形成する必要が生じる。このREADY信号は、通常、バス制御回路等 より出力されるウエイト信号に基づいて生成され、例えば、ＣＰＵに設けられる READY信号入力端子（READY端子)をＬｏｗレベルにすると、ＣＰＵはその端子の 状態を監視してＨｉｇｈレベルになるまでウエイト・ステートに入る。

【０００３】 この場合、ウエイト・ステートは、１若しくは２ステートの待ち動作、即ち１ ウエイト若しくは２ウエイトの適用が一般的であり、従来は、ＣＰＵの動作速度 とメモリ素子の動作速度との兼合いによりいずれか一方を選択して回路設計を固 定的に行っていた。

【０００４】

【考案が解決しようとする課題】

しかしながら、従来の設計方式によると、使用するメモリ素子の種類を変更し た場合やＣＰＵを含む使用回路を変更した場合に、ウエイト数が変わるので従前 配線基板が使用できなくなる問題があった。

【０００５】 また、使用回路の仕様、即ちＣＰＵやメモリ素子の動作速度等が明確でない場 合には、設計に着手できない問題もあった。

【０００６】 本考案は、かかる問題点を解消する回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】

上記目的を達成するため、本考案では、メモリ素子に対するＣＰＵの制御開始 時点を遅延させて該ＣＰＵにｎ（ｎ＝０，１，２・・・）ウエイトの待ち動作状 態を選択形成させる回路であって、夫々異なるウエイト数の待ち時間が設定され 、その起動後、前記待ち時間経過後にアクティブ信号を生成出力するｍ（自然数 ）個の待ち時間設定回路と、これら待ち時間設定回路のいずれかを、前記メモリ 素子に対応するアドレス毎に前記ＣＰＵから発出される指令信号に基づいて選択 起動するウエイト数選択手段とを有するウエイト制御回路を構成し、起動した待 ち時間設定回路からアクティブ信号が出力された時点で当該メモリ素子に対する ＣＰＵの制御を開始させるようにした。

【０００８】 なお、前記ウエイト数選択手段は、電源投入時に設定時間の長い待ち時間設定 回路を選択起動するものである。

【０００９】

【作用】

複数用意した待ち時間設定回路のいずれかをＣＰＵからの指令信号に基づいて 選択起動することで、当該ウエイト数の待ち時間経過後にメモリ素子に対する制 御が開始される。この指令信号は、使用するメモリ素子に対応するアドレス毎に ＣＰＵから発出され、しかもどの待ち時間設定回路をも任意に選択できるので、 メモリ素子の種類やＣＰＵ自体が変わっても適当なウエイト数を確保できる。

【００１０】 なお、電源投入時には設定時間の長い待ち時間設定回路が起動されるので、動 作状態が安定した時点でＣＰＵによる制御開始が可能となる。

【００１１】

【実施例】 図１は本考案の一実施例に係るウエイト制御回路の構成図であり、１はＤ型フ リップフロップ（以下、Ｄ・Ｆ／Ｆ）、２，３はＡＮＤ回路、４は１ウエイト波 形生成回路、５は２ウエイト波形生成回路、６はＯＲ回路である。

【００１２】 Ｄ・Ｆ／Ｆ１のＤ端子にはＣＰＵ（図示省略）から送られる選択信号がデータ バスを介して入力され、CLK端子にはウエイト切換書込信号、RD端子にはリセッ ト信号が入力される。Q端子及びバーQ端子は夫々第一及び第二のＡＮＤ回路２， ３の一方の入力側に導かれている。

【００１３】 リセット信号は、停止状態からの電源投入時等にアクティブとなる。また、選 択信号及びウエイト切換書込信号は、所定のプログラムに従ってＣＰＵから発出 される二値信号であり、Ｈｉｇｈレベル（論理１、以下”１”と表現する）又は Ｌｏｗレベル（論理０、以下”０”と表現する）のいずれかから成る。例えば、 使用するメモリ素子の種類に応じてQ端子出力を”１”又は”０”となす信号と して入力される。なお、バーQ端子はQ端子の反転出力となる。

【００１４】 これら二値信号の設定若しくは変更は、前記プログラムの簡易な定数変更によ り事後的に対応することができる。

【００１５】 第一及び第二のＡＮＤ回路２，３の他方の入力側にはメモリチップセレクト信 号が導かれている。このメモリチップセレクト信号は、使用メモリ素子に対応す るアドレス毎に設定又は設定変更可能の二値信号であり、通常、ＣＰＵのアドレ スデータを解読するアドレスデコーダの出力が導かれる。この二値信号の設定又 は設定変更もプログラムの変更にて事後的に対応することができる。

【００１６】 Ｄ・Ｆ／Ｆ１、各ＡＮＤ回路２，３及びこれらの入力信号を含んでウエイト数 選択手段が構成される。

【００１７】 第一のＡＮＤ回路２の出力は１ウエイト波形生成回路４、第二のＡＮＤ回路３ は２ウエイト波形生成回路５に夫々入力されている。これらウエイト波形生成回 路４，５は、夫々ＡＮＤ回路２，３の出力が”１”のときに、READY信号の生成 タイミングを１ステート又は２ステート時間だけ遅らせるためのクロックパルス を挿入して、１ウエイト又は２ウエイトを形成するためのウエイト波形信号を生 成する回路（待ち時間設定回路）である。これら波形信号はＯＲ回路６を経てRE ADY信号としてＣＰＵに導かれる。

【００１８】 上記構成のウエイト制御回路では、リセット信号のアクティブ時にＤ・Ｆ／Ｆ １のバーQ端子の出力及びメモリチップセレクト信号が”１”となり、第二のＡ ＮＤ回路３がアクティブとなって２ウエイト波形生成回路５が起動され、２ウエ イトが選択される。また、ウエイト切換書込信号と共に、選択信号及びメモリチ ップセレクト信号の目的のメモリ素子に対応するビットに”１”を書き込むこと で、第一のＡＮＤ回路２がアクティブとなり、当該メモリ素子に対しては１ウエ イトが選択される。

【００１９】 このように、本実施例では、使用するメモリ素子の動作速度に応じて１ウエイ トか２ウエイトかの選択を、ＣＰＵからの命令で事後的に行えるようにしたので 、使用するメモリ素子の種類を回路設計又は製造後に変更した場合であっても、 ソフトウェア変更によって対応することができ、従前の基板（ハードウエア）を そのまま使用することができる。

【００２０】 また、設計仕様が完全に明確になる以前であっても設計にとりかかることが可 能となり、設計時間の短縮化、効率化が図れる。

【００２１】 なお、本実施例では１ウエイトと２ウエイトとを切り替える構成について説明 したが、同様の手段により、０ウエイトとの切り替えも可能である。また、ウエ イト数は３以上であっても良く、また、ウエイト波形生成回路は、二つのみなら ずｍ（自然数）個を設けても良い。このときはＡＮＤ回路もｍ個設け、そのアク ティブ条件は論理回路の組み合わせで対応する。

【００２２】

【考案の効果】

以上説明したように、本考案のウエイト制御回路では、ＣＰＵのウエイト数を 該ＣＰＵから発出される指令信号により事後的に切換可能な構成にしたので、回 路設計若しくは製作後に配線基板を代えることなくウエイト数を任意に変更でき る効果がある。これにより、使用メモリ素子やＣＰＵの変更にも容易に対応する ことができる。

【００２３】 また、設計仕様が完全に明確になる以前であっても回路設計に着手することが 可能となるため、設計時間が短縮し、回路のコスト低下を図ることができる。

【図面の簡単な説明】

【図１】本考案の一実施例に係るウエイト制御回路の構
成図。

【符号の説明】

１…Ｄ・Ｆ／Ｆ ２，３…ＡＮＤ回路（ウエイト数選択手段） ４…１ウエイト波形生成回路（待ち時間設定回路） ５…２ウエイト波形生成回路（同上） ６…ＯＲ回路

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 メモリ素子に対するＣＰＵの制御開始時
   点を遅延させて該ＣＰＵにｎ（ｎ＝０，１，２・・・）
   ウエイトの待ち動作状態を選択形成させる回路であっ
   て、 夫々異なるウエイト数の待ち時間が設定され、その起動
   後、前記待ち時間経過後にアクティブ信号を生成出力す
   るｍ（自然数）個の待ち時間設定回路と、 これら待ち時間設定回路のいずれかを、前記メモリ素子
   に対応するアドレス毎に前記ＣＰＵから発出される指令
   信号に基づいて選択起動するウエイト数選択手段とを有
   し、 起動した待ち時間設定回路からアクティブ信号が出力さ
   れた時点で当該メモリ素子に対するＣＰＵの制御を開始
   させることを特徴とするウエイト制御回路。
2. 【請求項２】 前記ウエイト数選択手段は、電源投入時
   に設定時間の長い待ち時間設定回路を選択起動するもの
   であることを特徴とする請求項１記載のウエイト制御回
   路。