JPH06236291A - 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ - Google Patents
内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータInfo
- Publication number
- JPH06236291A JPH06236291A JP5271312A JP27131293A JPH06236291A JP H06236291 A JPH06236291 A JP H06236291A JP 5271312 A JP5271312 A JP 5271312A JP 27131293 A JP27131293 A JP 27131293A JP H06236291 A JPH06236291 A JP H06236291A
- Authority
- JP
- Japan
- Prior art keywords
- input
- external
- peripheral device
- internal
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 内部及び外部の周辺機器とエミュレーション
モードで作動することができるマイクロコンピュータ。 【構成】 そのマイクロコンピュータは、データ／アド
レスバス20に接続された中央処理装置12と、内部アドレ
スデコーダ14と、内部メモリ18と、内部周辺機器16とを
備える。中央処理装置12は、本発明に従って、ユーザモ
ードでの外部アクセス用入／出力ポート22を有する。そ
の入／出力ポート22は、外部周辺機器28及び外部アドレ
スデコーダ24に接続されている。外部アドレスデコーダ
24は、外部周辺機器がエミュレーションモードで選択さ
れているときに内部アドレスデコーダ14のプリロードを
阻止する信号ＣＳＩを中央処理装置12に出力する。
モードで作動することができるマイクロコンピュータ。 【構成】 そのマイクロコンピュータは、データ／アド
レスバス20に接続された中央処理装置12と、内部アドレ
スデコーダ14と、内部メモリ18と、内部周辺機器16とを
備える。中央処理装置12は、本発明に従って、ユーザモ
ードでの外部アクセス用入／出力ポート22を有する。そ
の入／出力ポート22は、外部周辺機器28及び外部アドレ
スデコーダ24に接続されている。外部アドレスデコーダ
24は、外部周辺機器がエミュレーションモードで選択さ
れているときに内部アドレスデコーダ14のプリロードを
阻止する信号ＣＳＩを中央処理装置12に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、外部及び内部の周辺機
器とエミュレーションモードで作動することができるマ
イクロコンピュータに関するものである。
器とエミュレーションモードで作動することができるマ
イクロコンピュータに関するものである。
【０００２】
【従来の技術】マイクロコンピュータは、通常、アドレ
ス／データバスによって接続された中央処理装置すなわ
ちＣＰＵ、少なくとも１つの内部周辺機器（クロック、
アナログ−デジタル変換器等）、内部アドレスデコーダ
及び内部メモリ（ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、ＥＰ
ＲＯＭ等）を備えることが知られている。中央処理装置
は、ユーザモードでの外部接続用のポートとバスを有す
る。
ス／データバスによって接続された中央処理装置すなわ
ちＣＰＵ、少なくとも１つの内部周辺機器（クロック、
アナログ−デジタル変換器等）、内部アドレスデコーダ
及び内部メモリ（ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、ＥＰ
ＲＯＭ等）を備えることが知られている。中央処理装置
は、ユーザモードでの外部接続用のポートとバスを有す
る。
【０００３】まだ存在しない回路をエミュレートさせる
ことが必要な場合が多い。このためには、既に存在して
いるマイクロコンピュータを使用することが望ましい。
しかしながら、マイクロコンピュータの周辺機器が機能
的でないまたは存在しない場合、その場合にマイクロコ
ンピュータ内にその機能を再形成するとは不可能であ
る。従って、エミュレータを得ることは不可能である。
ことが必要な場合が多い。このためには、既に存在して
いるマイクロコンピュータを使用することが望ましい。
しかしながら、マイクロコンピュータの周辺機器が機能
的でないまたは存在しない場合、その場合にマイクロコ
ンピュータ内にその機能を再形成するとは不可能であ
る。従って、エミュレータを得ることは不可能である。
【０００４】
【発明が解決しようとする課題】本発明は、選択的にア
クセス可能な内部周辺機器及び外部周辺機器を有するマ
イクロコンピュータによってこの欠点を解消することを
目的とする。従って、内部周辺機器が要求に応えられな
いとき、マイクロコンピュータの外部にその機能を再形
成することができる。さらに、マイクロコンピュータを
使用して、複数の異なるマイクロコンピュータをエミュ
レートすることが可能になる。
クセス可能な内部周辺機器及び外部周辺機器を有するマ
イクロコンピュータによってこの欠点を解消することを
目的とする。従って、内部周辺機器が要求に応えられな
いとき、マイクロコンピュータの外部にその機能を再形
成することができる。さらに、マイクロコンピュータを
使用して、複数の異なるマイクロコンピュータをエミュ
レートすることが可能になる。
【０００５】
【課題を解決するための手段】本発明によると、エミュ
レーションモードでは、マイクロコンピュータのポート
は、外部周辺機器及び外部アドレスデコーダに接続され
ている。外部アドレスデコーダは、外部周辺機器が選択
されるときには、内部アドレスデコーダのプリロードを
阻止する信号を中央処理装置に信号を出力する。好まし
くは、外部メモリは、更に、入／出力ポートに接続さ
れ、１つの外部周辺機器は１つの外部メモリにのみアク
セスする。
レーションモードでは、マイクロコンピュータのポート
は、外部周辺機器及び外部アドレスデコーダに接続され
ている。外部アドレスデコーダは、外部周辺機器が選択
されるときには、内部アドレスデコーダのプリロードを
阻止する信号を中央処理装置に信号を出力する。好まし
くは、外部メモリは、更に、入／出力ポートに接続さ
れ、１つの外部周辺機器は１つの外部メモリにのみアク
セスする。
【０００６】中央処理装置が周辺機器によって使用でき
る少なくとも１つの割り込み入力を有するとき、好まし
くは、内部及び外部の周辺機器からの割り込み要求信号
は、各々エミュレーションモードにおいてＯＲゲートの
入力に入力され、そのＯＲゲートの出力は中央処理装置
の割り込み入力に接続されている。
る少なくとも１つの割り込み入力を有するとき、好まし
くは、内部及び外部の周辺機器からの割り込み要求信号
は、各々エミュレーションモードにおいてＯＲゲートの
入力に入力され、そのＯＲゲートの出力は中央処理装置
の割り込み入力に接続されている。
【０００７】外部周辺機器から来る割り込み信号は、ま
ず第１に、ＡＮＤゲートの入力に入力され、そのＡＮＤ
ゲートの別の入力にはマイクロコンピュータの動作モー
ドに対応する信号が入力される。添付図面を参照して行
う以下の実施例の説明から、本発明がより理解され、そ
の他の利点、特徴及び可能性がより明らかになるであろ
う。但し、これらの実施例は、本発明を何ら限定するも
のではない。
ず第１に、ＡＮＤゲートの入力に入力され、そのＡＮＤ
ゲートの別の入力にはマイクロコンピュータの動作モー
ドに対応する信号が入力される。添付図面を参照して行
う以下の実施例の説明から、本発明がより理解され、そ
の他の利点、特徴及び可能性がより明らかになるであろ
う。但し、これらの実施例は、本発明を何ら限定するも
のではない。
【０００８】
【実施例】図１を参照するならば、マイクロコンピュー
タ10は、中央処理装置12、周辺機器16、メモリ18及び内
部アドレスデコーダ14を備え、これらの様々な構成要素
はデータ／アドレスバス20に接続されている。中央処理
装置12は、ユーザモードでの外部アクセス用の入／出力
ポート22を備える。
タ10は、中央処理装置12、周辺機器16、メモリ18及び内
部アドレスデコーダ14を備え、これらの様々な構成要素
はデータ／アドレスバス20に接続されている。中央処理
装置12は、ユーザモードでの外部アクセス用の入／出力
ポート22を備える。
【０００９】外部周辺機器とユーザモードで動作すると
き、外部周辺機器28及び外部メモリ26が、中央処理装置
12の入／出力ポートに接続される。従って、エミュレー
ションモードでは、中央処理装置12の外部アクセス用入
／出力ポートは、データバースとしてそしてアドレス／
制御バスとして使用される。本発明によると、外部アド
レスデコーダ24は、中央処理装置12の外部アクセス用入
／出力ポートに接続されている。このデコーダは、周辺
機器のアドレスが内部アドレスであるかまたは外部アド
レスであるかを示す信号を送り返す。
き、外部周辺機器28及び外部メモリ26が、中央処理装置
12の入／出力ポートに接続される。従って、エミュレー
ションモードでは、中央処理装置12の外部アクセス用入
／出力ポートは、データバースとしてそしてアドレス／
制御バスとして使用される。本発明によると、外部アド
レスデコーダ24は、中央処理装置12の外部アクセス用入
／出力ポートに接続されている。このデコーダは、周辺
機器のアドレスが内部アドレスであるかまたは外部アド
レスであるかを示す信号を送り返す。
【００１０】従来、周辺機器16と中央処理装置12との間
の情報の交換は、図２に簡潔に図示したように、矩形波
型のクロック信号Ｈと、クロック信号の立ち下がりエッ
ジに配置された16個のアドレス信号Ａと、クロック信号
の立ち上がりエッジの間にその値が変化する図２には図
示していない８個のデータ信号と、書込み動作かまたは
読出動作かを示す同様に図示していない信号と、アドレ
スデコーダによって生成される周辺機器の選択用の信号
と、中央処理装置割り込み信号とによって行われる。
の情報の交換は、図２に簡潔に図示したように、矩形波
型のクロック信号Ｈと、クロック信号の立ち下がりエッ
ジに配置された16個のアドレス信号Ａと、クロック信号
の立ち上がりエッジの間にその値が変化する図２には図
示していない８個のデータ信号と、書込み動作かまたは
読出動作かを示す同様に図示していない信号と、アドレ
スデコーダによって生成される周辺機器の選択用の信号
と、中央処理装置割り込み信号とによって行われる。
【００１１】図２には参照符号ＮＣＳで示した周辺機器
選択信号は、低レベル状態で通常アクティブである。ク
ロック信号が低レベル状態にある時、アドレスデコーダ
のプリロードがある。クロック信号が高レベル状態にな
ると、選択信号がアクティブにされ、選択信号が低レベ
ル状態になる（図２の参照番号40）。
選択信号は、低レベル状態で通常アクティブである。ク
ロック信号が低レベル状態にある時、アドレスデコーダ
のプリロードがある。クロック信号が高レベル状態にな
ると、選択信号がアクティブにされ、選択信号が低レベ
ル状態になる（図２の参照番号40）。
【００１２】従来のユーザモードでは、中央処理装置12
による周辺機器のアドレッシングは１つのクロックサイ
クルＨで下記のように実行される。すなわち、クロック
信号が低レベル状態にある時、中央処理装置12によるア
ドレスの決定、書込／読出信号の決定及びアドレスデコ
ーダのプリロードがある。クロック信号が高レベル状態
になると、アドレスデコーダのプリロードは停止し、選
択された周辺機器の選択用の信号がアクティブにされ、
次に、書込サイクルでは中央処理装置12によって、読出
サイクルでは選択された周辺機器によって、データバス
にデータ要素が入力される。もちろん、割り込み要求
は、周辺機器によって任意の時に発生される。
による周辺機器のアドレッシングは１つのクロックサイ
クルＨで下記のように実行される。すなわち、クロック
信号が低レベル状態にある時、中央処理装置12によるア
ドレスの決定、書込／読出信号の決定及びアドレスデコ
ーダのプリロードがある。クロック信号が高レベル状態
になると、アドレスデコーダのプリロードは停止し、選
択された周辺機器の選択用の信号がアクティブにされ、
次に、書込サイクルでは中央処理装置12によって、読出
サイクルでは選択された周辺機器によって、データバス
にデータ要素が入力される。もちろん、割り込み要求
は、周辺機器によって任意の時に発生される。
【００１３】上記のように、本発明によると、外部アド
レスデコーダ24は、入／出力ポート22に接続され、更
に、周辺機器28及びメモリ26に接続されている。外部ア
ドレスデコーダ24は、表示されたアドレスの関数として
状態を変える信号（図２のＣＳＩ）を送り出す。すなわ
ち、信号ＣＳＩは、表示されたアドレスが内部アドレス
である限り低レベル状態のままであり、表示アドレスが
マイクロコンピュータ10の外部アドレスであるには高レ
ベル状態になる。この信号ＣＳＩは、中央処理装置12に
送られる。
レスデコーダ24は、入／出力ポート22に接続され、更
に、周辺機器28及びメモリ26に接続されている。外部ア
ドレスデコーダ24は、表示されたアドレスの関数として
状態を変える信号（図２のＣＳＩ）を送り出す。すなわ
ち、信号ＣＳＩは、表示されたアドレスが内部アドレス
である限り低レベル状態のままであり、表示アドレスが
マイクロコンピュータ10の外部アドレスであるには高レ
ベル状態になる。この信号ＣＳＩは、中央処理装置12に
送られる。
【００１４】従って、エミュレーションモードでは、ア
ドレッシングによって内部アドレスまたは外部アドレス
の選択が可能である。そして、中央処理装置12による周
辺機器のアドレッシングは、クロックサイクルＨ内に実
行される。クロックが低レベル状態であるとき、中央処
理装置12によるアドレスの決定、読出／書込信号の決定
及び内部アドレスデコーダのプリロードが行われ、さら
に、外部アドレスデコーダ24によるアドレスのデコード
及びそのデコードによって生成した信号ＣＳＩの転送が
ある。
ドレッシングによって内部アドレスまたは外部アドレス
の選択が可能である。そして、中央処理装置12による周
辺機器のアドレッシングは、クロックサイクルＨ内に実
行される。クロックが低レベル状態であるとき、中央処
理装置12によるアドレスの決定、読出／書込信号の決定
及び内部アドレスデコーダのプリロードが行われ、さら
に、外部アドレスデコーダ24によるアドレスのデコード
及びそのデコードによって生成した信号ＣＳＩの転送が
ある。
【００１５】クロック信号Ｈが高レベル状態になると、
その時、信号ＣＳＩの状態に応じて２つの可能性かあ
る。信号ＣＳＩが低レベル状態にあると、これは、内部
周辺機器16が選択されたことを意味し、マイクロコンピ
ュータ10は普通に動作する。信号ＣＳＩが高レベル状態
にある時、内部アドレスデコーダのプリロード用信号Ｎ
ＣＳは、図２に一点鎖線42で示したように高レベル状態
でオフのままであり、この時、書込サイクルでは中央処
理装置12によって、または、読出サイクルでは外部周辺
機器28によってデータバスとして作動する入／出力ポー
ト22にデータ要素が入力される。
その時、信号ＣＳＩの状態に応じて２つの可能性かあ
る。信号ＣＳＩが低レベル状態にあると、これは、内部
周辺機器16が選択されたことを意味し、マイクロコンピ
ュータ10は普通に動作する。信号ＣＳＩが高レベル状態
にある時、内部アドレスデコーダのプリロード用信号Ｎ
ＣＳは、図２に一点鎖線42で示したように高レベル状態
でオフのままであり、この時、書込サイクルでは中央処
理装置12によって、または、読出サイクルでは外部周辺
機器28によってデータバスとして作動する入／出力ポー
ト22にデータ要素が入力される。
【００１６】従って、このようなマイクロコンピュータ
は、エミュレーションモードでは、内部周辺機器及び外
部周辺機器とともに作動することができる。上記のよう
に、外部アドレスデコーダ24によって生成した信号ＣＳ
Ｉは、クロック信号Ｈが低レベル状態にある時しかその
状態を変化させない。従って、クロック信号の立ち下が
りエッジとアドレスデコーダ24によって出力される信号
ＣＳＩの立ち上がりエッジとの間に時間遅れ44（図２）
がある。この遅れ44は、クロックサイクルの半分より小
さく、従って、内部アドレスデコーダをプリロードする
ために必要なブロック信号を妨害しない。
は、エミュレーションモードでは、内部周辺機器及び外
部周辺機器とともに作動することができる。上記のよう
に、外部アドレスデコーダ24によって生成した信号ＣＳ
Ｉは、クロック信号Ｈが低レベル状態にある時しかその
状態を変化させない。従って、クロック信号の立ち下が
りエッジとアドレスデコーダ24によって出力される信号
ＣＳＩの立ち上がりエッジとの間に時間遅れ44（図２）
がある。この遅れ44は、クロックサイクルの半分より小
さく、従って、内部アドレスデコーダをプリロードする
ために必要なブロック信号を妨害しない。
【００１７】上記のように、任意の時に、外部及び内部
の周辺機器によって中央処理装置12に対して割り込み要
求が生成されることが可能でなければならない。外部周
辺機器には、５つの割り込み入力が備えられている。図
３は、中央処理装置12の割り込み入力の１つを図示して
いる。この割り込み入力34は、ＯＲゲート30の出力に接
続されており、そのＯＲゲートの２つの入力には割り込
み要求信号が入力される。
の周辺機器によって中央処理装置12に対して割り込み要
求が生成されることが可能でなければならない。外部周
辺機器には、５つの割り込み入力が備えられている。図
３は、中央処理装置12の割り込み入力の１つを図示して
いる。この割り込み入力34は、ＯＲゲート30の出力に接
続されており、そのＯＲゲートの２つの入力には割り込
み要求信号が入力される。
【００１８】ＯＲゲート30のこれらの２つの入力の１つ
は、直接、内部割り込み要求信号ｉｉを受け、もう１つ
の入力はマイクロコンピュータがエミュレーションモー
ドで作動しているときに割り込み要求を有効化すること
ができるＡＮＤゲートを介して外部周辺機器ＩＥから割
り込み要求信号を受ける。従って、使用されるモードＵ
／Ｅ、すわなち、ユーザモードまたはエミュレーション
モードに対応する信号が ＡＮＤゲート32のもう１つの
入力に入力される。
は、直接、内部割り込み要求信号ｉｉを受け、もう１つ
の入力はマイクロコンピュータがエミュレーションモー
ドで作動しているときに割り込み要求を有効化すること
ができるＡＮＤゲートを介して外部周辺機器ＩＥから割
り込み要求信号を受ける。従って、使用されるモードＵ
／Ｅ、すわなち、ユーザモードまたはエミュレーション
モードに対応する信号が ＡＮＤゲート32のもう１つの
入力に入力される。
【００１９】本発明の好ましい１実施例を記載したが、
本発明の範囲内で、同じ精神に基づく変更が可能である
ことは明らかである。
本発明の範囲内で、同じ精神に基づく変更が可能である
ことは明らかである。
【図１】 本発明に従って構成されたマイクロコンピュ
ータの概略構成図である。
ータの概略構成図である。
【図２】 図１のマイクロコンピュータの信号のタイミ
ング図である。
ング図である。
【図３】 中央処理装置の割り込み入力の論理回路の概
略図である。
略図である。
10 マイクロコンピュータ 12 中央処理装置 14 内部アドレスデコーダ 16 内部周辺機器 18 内部メモリ 20 データ／アドレスバス 22 入／出力ポート 24 外部アドレスデコーダ 26 外部メモリ 28 外部周辺機器 30 ＯＲゲート 34 割り込み入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエール タレール フランス国 38130 エシロール アレ モーリス ラヴェル 21
Claims (3)
- 【請求項１】 データ／アドレスバスによって接続され
た中央処理装置と、少なくとも１つの内部周辺機器と、
内部アドレスデコーダと、内部メモリとを備える、外部
周辺機器とエミュレーションモードで作動可能なマイク
ロコンピュータであって、上記中央処理装置は、ユーザ
モードでの外部アクセス用の入／出力ポートを有し、エ
ミレーションモードで、上記入／出力ポートは上記外部
周辺機器と外部アドレスデコーダとに接続され、上記外
部アドレスデコーダは、上記外部周辺機器が選択されて
いるときに上記内部アドレステコーダのプリロードを阻
止する信号を上記中央処理装置に出力することを特徴と
するマイクロコンピュータ。 - 【請求項２】 外部メモリが更に上記入／出力ポートに
接続されていることを特徴とする請求項１に記載のマイ
クロコンピュータ。 - 【請求項３】 上記中央処理装置は、少なくとも１つの
割り込み入力を備えており、上記内部周辺機器及び上記
外部周辺機器から来る割り込み要求信号は各々ＯＲゲー
トの入力に印加され、上記ＯＲゲートの出力は上記割り
込み入力に接続されており、上記外部周辺機器から来る
上記割り込み要求信号はまず最初にＡＮＤゲートの入力
に印加され、上記ＡＮＤゲートの他方の入力にはマイク
ロコンピュータの動作モードに対応する信号が入力され
ることを特徴とする請求項１または２に記載のマイクロ
コンピュータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9211716 | 1992-10-02 | ||
| FR9211716A FR2696561B1 (fr) | 1992-10-02 | 1992-10-02 | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236291A true JPH06236291A (ja) | 1994-08-23 |
| JP3452147B2 JP3452147B2 (ja) | 2003-09-29 |
Family
ID=9434096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27131293A Expired - Fee Related JP3452147B2 (ja) | 1992-10-02 | 1993-10-04 | 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5692161A (ja) |
| EP (1) | EP0594473B1 (ja) |
| JP (1) | JP3452147B2 (ja) |
| DE (1) | DE69300109T2 (ja) |
| FR (1) | FR2696561B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728665A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | マイクロコンピュータ用エミュレーション装置 |
| JP2793540B2 (ja) * | 1995-12-27 | 1998-09-03 | 日本電気アイシーマイコンシステム株式会社 | エミュレーション装置 |
| JP2002524795A (ja) * | 1998-09-02 | 2002-08-06 | インフィネオン テクノロジース アクチエンゲゼルシャフト | マイクロコントローラ／マイクロプロセッサおよび所属の周辺モジュールのシステムシミュレーション方法および装置 |
| US6571360B1 (en) * | 1999-10-19 | 2003-05-27 | Sun Microsystems, Inc. | Cage for dynamic attach testing of I/O boards |
| CN101354730B (zh) * | 2005-08-31 | 2010-08-25 | 上海海尔集成电路有限公司 | 一种仿真器芯片的仿真方法 |
| CN100357909C (zh) * | 2005-08-31 | 2007-12-26 | 上海海尔集成电路有限公司 | 一种仿真器芯片 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441154A (en) * | 1981-04-13 | 1984-04-03 | Texas Instruments Incorporated | Self-emulator microcomputer |
| US4797808A (en) * | 1981-06-22 | 1989-01-10 | Texas Instruments Incorporated | Microcomputer with self-test of macrocode |
| US4514805A (en) * | 1982-02-22 | 1985-04-30 | Texas Instruments Incorporated | Interrupt operation in systems emulator mode for microcomputer |
| US4649471A (en) * | 1983-03-01 | 1987-03-10 | Thomson Components-Mostek Corporation | Address-controlled automatic bus arbitration and address modification |
| US5140687A (en) * | 1985-10-22 | 1992-08-18 | Texas Instruments Incorporated | Data processing apparatus with self-emulation capability |
| US4875186A (en) * | 1986-02-28 | 1989-10-17 | Prime Computer, Inc. | Peripheral emulation apparatus |
| US5001624A (en) * | 1987-02-13 | 1991-03-19 | Harrell Hoffman | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor |
| US5155812A (en) * | 1989-05-04 | 1992-10-13 | Texas Instruments Incorporated | Devices and method for generating and using systems, software waitstates on address boundaries in data processing |
| JPH0679307B2 (ja) * | 1987-10-22 | 1994-10-05 | 日本電気株式会社 | コプロセッサの並行動作制御方式 |
| US5084814A (en) * | 1987-10-30 | 1992-01-28 | Motorola, Inc. | Data processor with development support features |
| JPH0724029B2 (ja) * | 1988-04-13 | 1995-03-15 | 日本電気株式会社 | エミュレーション装置 |
| US5053949A (en) * | 1989-04-03 | 1991-10-01 | Motorola, Inc. | No-chip debug peripheral which uses externally provided instructions to control a core processing unit |
| US5155839A (en) * | 1989-09-29 | 1992-10-13 | Allen-Bradley Company, Inc. | Apparatus using in undifferentiated strobe output to interface either of two incompatible memory access signal types to a memory |
| JPH03204737A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 信号処理プロセッサのデバッグ回路 |
| US5247642A (en) * | 1990-12-05 | 1993-09-21 | Ast Research, Inc. | Apparatus for determining cacheability of a memory address to provide zero wait state operation in a computer system |
| US5291584A (en) * | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
| US5457802A (en) * | 1993-05-17 | 1995-10-10 | Motorola, Inc. | Integrated circuit pin control apparatus and method thereof in a data processing system |
-
1992
- 1992-10-02 FR FR9211716A patent/FR2696561B1/fr not_active Expired - Fee Related
-
1993
- 1993-09-29 DE DE69300109T patent/DE69300109T2/de not_active Expired - Fee Related
- 1993-09-29 EP EP93402376A patent/EP0594473B1/fr not_active Expired - Lifetime
- 1993-10-04 JP JP27131293A patent/JP3452147B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-31 US US08/509,218 patent/US5692161A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2696561B1 (fr) | 1994-12-23 |
| US5692161A (en) | 1997-11-25 |
| DE69300109T2 (de) | 1995-08-17 |
| DE69300109D1 (de) | 1995-05-18 |
| JP3452147B2 (ja) | 2003-09-29 |
| EP0594473A1 (fr) | 1994-04-27 |
| EP0594473B1 (fr) | 1995-04-12 |
| FR2696561A1 (fr) | 1994-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5483660A (en) | Method and apparatus for performing multiplexed and non-multiplexed bus cycles in a data processing system | |
| US5359717A (en) | Microprocessor arranged to access a non-multiplexed interface or a multiplexed peripheral interface | |
| US5226134A (en) | Data processing system including a memory controller for direct or interleave memory accessing | |
| US5832251A (en) | Emulation device | |
| JP3039557B2 (ja) | 記憶装置 | |
| US5448717A (en) | Transparently inserting wait states into memory accesses when microprocessor in performing in-circuit emulation | |
| KR900015008A (ko) | 데이터 프로세서 | |
| US4947478A (en) | Switching control system for multipersonality computer system | |
| US5168559A (en) | Emulation system capable of complying with microcomputers having different on-chip memory capacities | |
| US5933613A (en) | Computer system and inter-bus control circuit | |
| US5371869A (en) | Micro-controller unit for selectively accessing an internal memory or an external extended memory using a read/write terminal | |
| JPH06236291A (ja) | 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ | |
| US4807119A (en) | Memory address mapping mechanism | |
| US5396611A (en) | Microprocessor use in in-circuit emulator having function of discriminating user's space and in-circuit emulator space | |
| JP3078000B2 (ja) | 情報処理装置 | |
| JPH1139212A (ja) | マイクロコンピュータ | |
| JPH07114496A (ja) | 共有メモリ制御回路 | |
| JP3245903B2 (ja) | 半導体周辺デバイス | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPS6014435B2 (ja) | 記憶装置 | |
| JPH10334032A (ja) | コンピュータシステムおよびそのシステムで使用される周辺デバイス | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JPS6182253A (ja) | メモリ−バンク切換方式 | |
| JPH10177502A (ja) | 半導体装置 | |
| JPH10134023A (ja) | マイクロコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030603 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |