JP2793540B2 - エミュレーション装置 - Google Patents

エミュレーション装置

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JP2793540B2 JP7341521A JP34152195A JP2793540B2 JP 2793540 B2 JP2793540 B2 JP 2793540B2 JP 7341521 A JP7341521 A JP 7341521A JP 34152195 A JP34152195 A JP 34152195A JP 2793540 B2 JP2793540 B2 JP 2793540B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はエミュレーション装
置に関し、特にシングルチップマイクロコンピュータ等
に格納されるソフトウェアのデバッグ用として利用され
るエミュレーション装置に関する。
【0002】
【従来の技術】近年、シングルチップマイクロコンピュ
ータが組み込まれて機能する各種の応用機器が数多く実
用化されており、それに伴ない、多種類のシングルチッ
プマイクロコンピュータが、組み込み用として製品開発
されて量産販売されているが、当該シングルチップマイ
クロコンピュータの開発に先行して、一般には、当該シ
ングルチップマイクロコンピュータのソフトウェアおよ
び対応する応用機器の動作を検証するための手段とし
て、エミュレーション装置の開発が行われている。
【0003】上記の応用機器組み込み用のシングルチッ
プマイクロコンピュータにおいては、通常中央処理装置
(以下、CPUと云う)自体は同一として、応用機器に
対応して周辺機器のみが異なる製品の開発が随時行われ
る。従って、エミュレーション装置としては、CPU部
分のエミュレーションを行うCPUエミュレータと、周
辺機器のエミュレーションを行う周辺エミュレータとに
より、ターゲットとなる製品のエミュレーションを行う
ことができるように構成し、異なる応用機器に対して
は、周辺エミュレータのみを変更することにより、多種
の応用機器に対応するシングルチップマイクロコンピュ
ータのエミュレーションを実行することができるように
している。
【0004】しかしながら、多種の応用機器に対応し
て、各製品ごとに周辺エミュレータを開発することは非
常に効率が悪いために、組み込み用のシングルチップマ
イクロコンピュータ自体に、エミュレーション回路を内
蔵させ、外部から入力される信号レベルにより、周辺エ
ミュレータとして動作するように設計する手法を採用す
ることが多く行われている。この場合には、CPUエミ
ュレータと周辺エミュレータとの間のインタフェ−ス信
号の入出力用としては、十数本の外部端子を必要とする
状態となり、このために、当該外部端子を入出力ポート
としてエミュレーション動作を行うことは実質的には不
可能な状態となる。この対応策としては、複数個の周辺
エミュレータを組み合わせて、相互にインタフェース信
号の入出力のためのエミュレーションができない機能
を、他方の周辺エミュレータにより補完する方法を採る
ことにより、エミュレーションを行う方法が考えられて
いる。このような例は、例えば、特開平2ー13064
0号公報において提案されている。
【0005】また、一般に、従来の周辺回路に機能追加
を行う製品の場合においては、現周辺回路に対応する第
1の周辺エミュレータの機能によっては、当該機能追加
された周辺回路のエミュレーションには対応することが
できない状態となる。また、別途付加される第2の周辺
エミュレータにより、機能追加された周辺回路に対応す
るエミュレーションを行う場合には、割込み制御機能に
関しては、当該割込み機能の性格によって単一の周辺エ
ミュレータによりエミュレーションを行うことが必要条
件となって問題となる。このために、割込み制御機能の
エミュレーションを行わない前記第2の周辺エミュレー
タの内部において割込み要求が発生する場合には、外部
端子を介して、割込み制御機能に対処するエミュレーシ
ョンを行う第1の周辺エミュレータに対して、割り込み
要求信号を供給することによりエミュレーションが行わ
れている。このような例は、特開平5−334460号
公報において提案されている。しかし、この提案におい
ては、第2の周辺エミュレータにおいて追加機能を含め
た周辺回路のエミュレーションを行う場合には、発生す
る割込み要求信号が外部端子を介して第1の周辺エミュ
レータに供給されるために、当該割込み要求信号に対す
る優先順位およびベクタコードは予め決めれてしまうこ
とになる。従って、この周辺回路において発生する割込
み要求信号の優先順位およびベクタコードは、エミュレ
ーションとシングルチップマイクロコンピュータとにお
いては、それぞれ割り込み要求処理のタイミング動作が
異なる状態となり、しかも当該タイミング動作を変更す
ることができなくなる。従って、従来の周辺回路に機能
追加する製品に対応してエミュレーションを行う場合に
は、従来のように、割込み優先順位を変更することな
く、周辺エミュレータの追加のみによるという方法によ
っては容易に行うことはできない。
【0006】次に、図3を参照して、従来のエミュレー
ション装置について説明する。図3は、当該1従来例を
示すブロック図であり、CPUエミュレータ1と、周辺
エミュレータ2および3と、ターゲットシステム4とを
備えて構成される。これらのCPUエミュレータ1と、
周辺エミュレータ2および周辺エミュレータ3は、エミ
ュレーションバス5により接続されており、このエミュ
レーションバス5を介して、CPUエミュレータ1によ
り、周辺エミュレータ2および周辺エミュレータ3に内
蔵されている周辺機器に対するアクセスが行われる。従
って、周辺エミュレータ2および周辺エミュレータ3に
内蔵される周辺機器は、それぞれCPUエミュレータ1
のアクセスを介して排他的に動作しており、これによ
り、或る周辺機器をエミュレーションする際には、周辺
エミュレータ2または周辺エミュレータ3の何れか一方
にのみの周辺機能に対するアクセスが行われている。ま
た、CPUエミュレータ1には、外部端子6A、6B、
6Cおよび6Dが設けられ、周辺エミュレータ2には、
外部端子7A、7B、7C、7D、7Eおよび7Fが設
けられており、周辺エミュレータ3には、外部端子8
B、8C、8D、8Eおよび8Fが設けられている。ま
た、CPUエミュレータ1と周辺エミュレータ2と間に
は、エミュレーションバス5以外に信号線9および10
が設けられており、周辺エミュレータ2と周辺エミュレ
ータ3との間には信号線36が設けられ、CPUエミュ
レータ1とターゲットシステムと間には信号線12が設
けられて、周辺エミュレータ2および3とターゲットシ
ステム4との間には、それぞれ信号線37と信号線13
および14が設けられている。
【0007】また、図4は、図3に示される2つの周辺
エミュレータ2および3のブロック図である。図4に示
されるように、周辺エミュレータ2は、CPU16と、
ポート回路17と、割込み制御回路18と、周辺回路1
9とを備えて構成され、これらの内部回路を接続する内
部バス20および外部端子7A〜7Fが設けられてい
る。特に、外部端子7Dは、周辺エミュレータ2をシン
グルチップマイクロコンピュータとして動作させるか、
または周辺エミュレータとして動作させるかを選択する
エミュレーション信号21が入力される端子であり、C
PUエミュレータ1より当該外部端子7Dに“1”レベ
ルのエミュレーション信号21が入力されると、周辺エ
ミュレータ2は周辺エミュレータとして動作する状態と
なる。その際には、CPU16は動作不可の状態に置か
れ、割込み制御回路18、周辺回路19およびポート回
路17は、エミュレーションバス5および外部端子7C
を介してCPUエミュレータ1からのアクセスが可能な
状態となる。ポート回路17においては、ターゲットシ
ステム4からの入出力信号を外部端子7Eを介して授受
し、内部バス20との間において情報の入出力が行われ
る。また、割込み制御回路18においては、周辺回路1
9から出力される割込み要求信号15の入力を受けて、
外部端子7Aおよび7Bを介して、CPUエミュレータ
1との間の割込み制御のインタフェース動作が行われ
る。従って、周辺エミュレータ2に内蔵される周辺回路
19のエミュレーションを行う場合には、CPUエミュ
レータ1により、エミュレーションバス5および内部バ
ス20を介して周辺回路19がアクセスされ、当該周辺
回路19は、内部バス20および外部端子7Eを介して
ターゲットシステム4との間の入出力信号の授受が行わ
れる。また、周辺回路19の内部において割込みが発生
する場合には、割込み要求信号15は“1”レベルにて
出力され、割込み制御回路18においては、割込み要求
信号15の発生が許可されているか否かの判定と優先順
序の判定が行われて、割込み要求信号15の発生が許可
されている場合には、割込み要求信号15に対するベク
タコードが生成されてエミュレーションバス5に出力さ
れ、CPUエミュレータ1に送られる。これを受けて、
CPUエミュレータ1においては実行中の処理が中断さ
れ、周辺回路19からの割込み要求信号15に対応する
割込み要求が受付けられて、その割込み処理が実行され
る。
【0008】また、他方において、周辺エミュレータ3
は、CPU22と、ポート回路23と、割込み制御回路
24と、周辺回路27と、AND回路38とを備えて構
成され、これらの内部回路を接続する内部バス34およ
び外部端子8B〜8Fが設けられている。周辺エミュレ
ータ3においては、周辺エミュレータ2の場合と同様
に、外部端子8Dは、周辺エミュレータ3をシングルチ
ップマイクロコンピュータとして動作させるか、または
周辺エミュレータとして動作させるかを選択するエミュ
レーション信号35が入力される外部端子であり、CP
Uエミュレータ1より当該外部端子8Dに“1”レベル
のエミュレーション信号35が入力されると、周辺エミ
ュレータ3は周辺エミュレータとして動作する状態とな
り、CPU22は動作不可の状態となり、割込み制御回
路24、周辺回路27およびポート回路23は、外部端
子8Bを介してCPUエミュレータ1からのアクセスが
可能の状態となる。ポート回路23においては、ターゲ
ットシステム4からの入出力信号は外部端子8Cおよび
8Eを介して入出力され、内部バス34との間において
情報の授受が行われる。また、周辺回路27において割
込み要求信号39が発生されると、当該割込み要求信号
39はAND回路38を経由して外部端子8Fより出力
されて、信号線36および外部端子7Fを介して周辺エ
ミュレータ2の割込み制御回路18に供給される。割込
み制御回路18においては、周辺エミュレータ3より供
給される割込み要求信号39が、周辺エミュレータ2の
内部において発生される割込み要求と同様に、外部端子
7Fの割込み優先順位およびベクタコードを有する割込
み要求信号の1つとして割当てられて、それに対応する
割込み処理が行われる。これにより、周辺エミュレータ
3においては、主に周辺エミュレータ2に内蔵されてい
ない周辺回路、または周辺エミュレータ2に内蔵される
周辺回路19と割込み順位の異なる周辺回路のエミュレ
ーションが行われる。
【0009】次に、この周辺回路に機能追加された周辺
回路のエミュレーションについて説明する。図5は、周
辺エミュレータ2に内蔵される周辺回路を用いたエミュ
レーション装置の1構成例を示すブロック図である。図
5に示されるように、本従来例は、CPUエミュレータ
1と、周辺エミュレータ2および3と、ターゲットシス
テム4と、付加回路40とを備えて構成される。本従来
例における従来周辺機能のエミュレーションについて
は、図3に示される前述の従来例の場合と同様であるの
で、その説明は省略し、追加機能として、従来の周辺回
路の入出力信号をマルチプレクスする付加回路4を用い
る上記従来例について、追加機能に対応するエミュレー
ション動作を主体にして説明する。
【0010】図5において、周辺エミュレータ2に内蔵
される周辺回路19は、追加機能のエミュレーションに
は対応していないために、CPUエミュレータ1と、周
辺エミュレータ2および3と、ターゲットシステム4
と、エミュレーションバス5に加えて追加機能に相当す
る付加回路37によりエミュレーション機能が形成され
ている。周辺エミュレータ2および周辺エミュレータ3
には、1入出力信号の切替えに対して、付加回路40に
対する制御信号に対応する外部端子として、それぞれ外
部端子7E、7G、8Gおよび8Hを含む4個の端子が
設けられており、これらの外部端子7E、7G、8Gお
よび8Hに対応して、それぞれ信号線41、42、43
および44が付加回路40に対して接続されて、相互間
の信号の授受が行われている。
【0011】このように、周辺エミュレータ2に内蔵さ
れる周辺回路19を用いてエミュレーションを行う場合
に、当該周辺回路19は、追加機能のエミュレーション
には対応していないために付加回路40を設けることが
必要となるが、付加回路40を制御する信号の入出力用
としては、上述のように最低4本の外部端子が使用され
るために、外部端子を入出力ポートとしてエミュレーシ
ョンを行うことは現実には不可能となる。そのために、
機能追加した周辺回路のエミュレーションを周辺エミュ
レータ3を用いて行う場合には、図3の従来例の場合と
同様に、周辺エミュレータ3に内蔵される周辺回路27
において発生される割込み要求信号39が、外部端子8
Fを介して周辺エミュレータ2の割込み制御回路18に
供給されるために、従来の周辺回路の割込み優先順位お
よびベクタコードと機能追加された周辺回路の割込み優
先順位こよびベクタコードが異なる状態となる。
【0012】このように、割込み優先順位およびベクタ
コードは、1つの割込み要求信号に対して生成されてい
るために、従来の周辺回路に機能追加した周辺回路に対
するエミュレーションを、ユーザのソフトウェア継承性
のために、割込み優先順位を変えることなく行うことは
不可能になる。
【0013】
【発明が解決しようとする課題】上述した従来のエミュ
レーション装置においては、既存の周辺回路に対応する
周辺エミュレータに対し、機能追加された周辺回路に対
応する割込み制御機能を持たない周辺エミュレータに内
蔵される周辺回路において発生される割込み要求信号
が、外部端子を介して割込み制御機能を有する既存の周
辺エミュレータに供給されると、当該割込み要求信号に
対する優先順位およびベクタコードが予め規定されてし
まうという状態となり、エミュレーションとシングルチ
ップマイクロコンピュータにおける割込み処理のタイミ
ング動作が異なるという異常状態が生じ、機能追加した
周辺回路のエミュレーションを、周辺エミュレータの追
加のみによって行うことが不可能になるという欠点があ
る。
【0014】また、上記の欠点の対策として追加機能に
相当する付加回路を設ける場合には、当該付加回路を制
御するための信号の入出力用として最低4個の外部端子
が必要となり、外部端子数の制約により、これらの外部
端子を入出力ポートとしてエミュレーションを行うこと
ができないという欠点がある。
【0015】
【課題を解決するための手段】本発明のエミュレーショ
ン装置は、中央処理装置に対応するエミュレーションを
行うCPUエミュレータと、周辺機能に対応するエミュ
レーションを行う第1および第2の周辺エミュレータと
を備え、所定のターゲットシステムに対するエミュレー
タとして機能するエミュレーション装置において、新規
に付加される追加周辺機能に対処して、従来周辺機能に
対応するエミュレーションを前記第1の周辺エミュレー
タにおいて行い、且つ当該従来周辺機能の入出力信号を
前記第2の周辺エミュレータに供給して、当該第2の周
辺エミュレータにおいて追加周辺機能に対応するエミュ
レーションを行うとともに、前記第1の周辺エミュレー
タと前記ターゲットシステムとの間の信号入出力を、全
て前記第2周辺エミュレータの追加周辺機能を介して行
うことを特徴としている。
【0016】なお、前記第2の周辺エミュレータは、所
定のエミュレーション信号の制御作用を受ける中央処理
装置と、従来周辺回路および追加周辺回路を含む周辺回
路と、当該周辺回路に対する割込み制御を行う割込み制
御回路と、前記エミュレーション信号により制御されて
前記第1の周辺エミュレータと前記周辺回路との間の入
出力信号の切替えを行う入出力切替回路と、前記ターゲ
ットシステムとの間のインタフェースとして機能するポ
ート回路と、を備えるシングルチップマイクロコンピュ
ータとして構成してもよい。
【0017】また、前記入出力切替回路は、前記エミュ
レーション信号により制御されて、前記追加周辺回路に
供給する信号として、前記第1の周辺エミュレータより
入力される信号とするか、または前記従来周辺回路より
出力される信号とするかを選択制御するとともに、前記
追加周辺回路より出力される信号を、前記第1の周辺エ
ミュレータに出力するか、または前記従来周辺回路に供
給するかを選択制御する手段として機能するようにして
もよい。
【0018】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【0019】図1は本発明の1実施形態を示すブロック
図である。図1に示されるように、本実施形態は、CP
Uエミュレータ1と、周辺エミュレータ2および3と、
ターゲットシステム4とを備えて構成される。これらの
CPUエミュレータ1と、周辺エミュレータ2および周
辺エミュレータ3は、エミュレーションバス5により接
続されており、このエミュレーションバス5を介して、
CPUエミュレータ1により、周辺エミュレータ2およ
び周辺エミュレータ3に内蔵されている周辺機器に対す
るアクセスが行われる。従って、周辺エミュレータ2お
よび周辺エミュレータ3に内蔵される周辺機器は、それ
ぞれCPUエミュレータ1のアクセスを介して排他的に
動作しており、これにより、或る周辺機器をエミュレー
ションする際には、周辺エミュレータ2または周辺エミ
ュレータ3の何れか一方にのみの周辺機能に対するアク
セスが行われている。また、CPUエミュレータ1に
は、外部端子6A、6B、6Cおよび6Dが設けられ、
周辺エミュレータ2には、外部端子7A、7B、7C、
7Dおよび7Eが設けられており、周辺エミュレータ3
には、外部端子8A、8B、8C、8Dおよび8Eが設
けられている。これらの外部端子およびエミュレーショ
ンバス5、信号線9〜11等を用いて、CPUエミュレ
ータ1と周辺エミュレータ2および3との間の割込み要
求制御等のインターフェース作用が行われるとともに、
信号線11を用いて周辺エミュレータ2と周辺エミュレ
ータ3との間の入出力信号の授受が行われ、また信号線
12を用いてCPUエミュレータ1とターゲットシステ
ム4との間の入出力信号の授受が行われるとともに、信
号線13および14を介して周辺エミュレータ3とター
ゲットシステム4との間の入出力信号の授受が行われ
る。
【0020】図1に示されるように、本実施形態の主要
構成要素は前述の従来例の場合と同様であるが、本実施
形態においては、ターゲットシステム4より周辺エミュ
レータ2に入力される制御信号が排除され、また周辺エ
ミュレータ3における外部端子8Fが、外部端子8に変
えられている点が異なっている。本実施形態において
は、周辺エミュレータ2により従来周辺機能に対するエ
ミュレーションが行われ、従来周辺回路の入出力信号が
周辺エミュレータ3の追加周辺回路に供給されて、周辺
エミュレータ3において追加機能のエミュレーションを
行うことにより、割込み優先順位を変更することなく、
追加機能を含めた周辺回路のエミュレーションを行うこ
とが可能となる。この場合における追加機能としては、
従来周辺回路の入出力信号の入出力端子を切替えを可能
にするなどの、従来周辺回路には変更なく、従来周辺回
路の入出力信号に対して処理を行う回路(追加周辺回
路)を追加するような場合に対して有効である。本実施
形態の周辺エミュレータ3においては、従来例において
周辺エミュレータ3より割込み要求信号が出力されてい
る外部端子8Fの代わりに、外部端子8Aが付加されて
おり、この外部端子8Aの追加により、従来の周辺エミ
ュレータ2においては、信号線12を介して直接ターゲ
ットシステム4との間において授受されていた入出力信
号が、外部端子8Aを介して周辺エミュレータ3の内部
の追加周辺回路27に供給されるようになり、これによ
り、周辺エミュレータ2の周辺回路19は、周辺エミュ
レータ3の追加周辺回路27を介してターゲットシステ
ム4との間の入出力信号の授受を行うことになる。
【0021】図2は、図1に示される周辺エミュレータ
2および3の構成を示すブロック図である。なお、周辺
エミュレータ2の構成は、前述した図3に示される従来
例の場合と同様であり、その説明は省略する。図2に示
されるように、本実施形態における周辺エミュレータ3
は、内部データバス34を含み、CPU22と、ポート
回路23と、割込み制御回路24と、周辺回路27と、
AND回路28、30、31および33と、インバータ
29および32と、2個のバッファとを備えて構成され
ている。なお、周辺回路27内には、従来周辺回路25
と追加周辺回路26が含まれており、AND回路28、
30、31および33と、インバータ29および32
と、2個のバッファとを含む論理回路は、追加周辺回路
26と、従来周辺回路25および周辺エミュレータ2と
の間の入出力信号に対応する入出力切替回路を形成して
いる。そして、前述したように、周辺エミュレータ3に
は、外部端子8A、8B、8C、8Dおよび8Eが設け
られている。
【0022】図2において、周辺エミュレータ3の周辺
回路27に含まれる従来周辺回路25および追加周辺回
路26は、当該周辺エミュレータ3がシングルチップマ
イクロコンピュータとして動作する場合には、従来周辺
回路25および追加周辺回路26を含む1つの周辺回路
27として動作するが、周辺エミュレータ3が周辺エミ
ュレータとして動作する場合には、従来周辺回路25は
動作不可となり、追加周辺回路26のみが動作可能な状
態となる。この動作状態における、CPU22、ポート
回路23、割込み制御回路24、内部バス34および外
部端子8A〜8E等を含む各動作機能は、図4に示され
る従来例の場合と同様であるので、その説明は省略す
る。
【0023】本実施形態における周辺エミュレータ3に
おいては、上記の構成要素に加えて、前述のようにAN
D回路28、30、31および33と、インバータ29
および32が入出力切替回路として付加されている。周
辺エミュレータ2内部の周辺回路19より、外部端子7
Eを介して出力される信号は、信号線11を経由して、
外部端子8Aおよびバッファを介してAND回路28に
入力される。また、従来周辺回路25より出力される信
号はAND回路30に入力され、一方、外部端子8Dに
入力されるエミュレーション信号35は、CPU22、
AND回路28およびインバータ29に入力されるとと
もに、AND回路31およびインバータ32にも入力さ
れる。これらのAND回路28および30の出力信号は
共に追加周辺回路26に入力され、また、追加周辺回路
26の出力信号はAND回路31および33に入力され
る。上記のエミュレーション信号35の入力を介して、
AND回路31の出力信号は、バッファ、外部端子8A
および信号線11を介して周辺エミュレータ2に送ら
れ、またAND回路33の出力信号は従来周辺回路25
に入力される。
【0024】ここで、上記のAND回路29、31、3
2および34と、インバータ30および33を含む入出
力切替回路による切替え作用は、外部端子8Dより入力
されるエミュレーション信号35の入力レベルにより制
御されており、当該入出力切替回路による切替え作用を
介して、追加周辺回路26に対する入力信号の選択制御
が行われるとともに、当該追加周辺回路26から出力さ
れる信号の転送先の選択制御も同時に行われる。即ち、
エミュレーション信号35の入力レベルにより、追加周
辺回路26に供給される信号として、外部端子8Aを介
して入力される信号か、または従来周辺回路25より出
力される信号の何れか一方の信号が選択される。同様
に、エミュレーション信号35の入力レベルにより、追
加周辺回路26から出力される信号の入力先として、外
部端子8Aを介して周辺エミュレータ2に供給するか、
または従来周辺回路25に供給するかの何れか一方が選
択される。
【0025】外部端子8Dより入力されるエミュレーシ
ョン信号35は、周辺エミュレータ3がシングルチップ
マイクロコンピュータとして動作する場合には“0”レ
ベルにて入力され、周辺エミュレータとして動作する場
合には“1”レベルにて入力される。外部端子8Dにエ
ミュレーション信号35が“0”レベルで入力されて、
周辺エミュレータ3がシングルチップマイクロコンピュ
ータとして動作する場合には、追加周辺回路26は、周
辺エミュレータ3の周辺回路27に対する追加周辺機能
として動作し、従来周辺回路25の入出力信号に対する
処理が行われて、その処理結果は内部バス34に出力さ
れる。また、外部端子8Dにエミュレーション信号35
が“1”レベルで入力され、周辺エミュレータとして動
作する場合には、追加周辺回路26は、周辺エミュレー
タ2の周辺回路19に対する追加周辺機能として動作
し、外部端子8Aを介して入出力される信号に対する処
理が行われて、その処理結果は内部バス34に出力され
る。
【0026】以下においては、図1および図2を参照し
て、追加周辺機能として従来周辺回路25の入出力信号
に対応する入出力端子の切替えを可能とした場合のエミ
ュレーション動作について説明する。この場合には、外
部端子8Dに入力されるエミュレーション信号35の入
力レベルは“1”レベルに設定される。これにより、イ
ンバータ29および32の出力信号のレベルは“0”レ
ベルとなり、AND回路30および33の出力信号のレ
ベルも“0”レベルとなる。また、AND回路28にお
いては、外部端子8Aを介して周辺エミュレータ2より
送られてくる信号が選択されて追加周辺回路27に入力
される。また、AND回路31の出力信号は、追加周辺
回路26の出力信号と同一論理レベルの信号として出力
され、外部端子8Aおよび信号線11を介して周辺エミ
ュレータ2に送られる。また、エミュレーションバス5
を介して、CPUエミュレータ1により周辺エミュレー
タ2の周辺回路19に対するアクセスが行われ、従来周
辺機能に対するエミュレーション動作が実行されて、周
辺エミュレータ2の周辺回路19に対する入出力信号
は、外部端子7Eおよび信号線11を介して周辺エミュ
レータ3との間において入出力される。この場合におい
ては、周辺エミュレータ3の外部端子8Dに入力される
エミュレーション信号35は“1”レベルに設定されて
いるために、周辺回路19より出力される信号は、外部
端子8A、信号線11およびAND回路28を介して周
辺エミュレータ3の追加周辺回路26に入力される。追
加周辺回路26においては、供給された当該信号の出力
先端子の選択が行われ、当該信号は、内部バス34およ
びポート回路23を介して、指定される外部端子8Cお
よび信号線13、または外部端子8Eおよび信号線14
を経由してターゲットシステム4に出力される。
【0027】また、周辺エミュレータ3の追加周辺回路
26より出力されて、周辺エミュレータ2の周辺回路1
9に送られる信号は、AND回路31、外部端子8Aお
よび信号線11を介して周辺エミュレータ2に入力され
るが、当該追加周辺回路26より出力される信号は、タ
ーゲットシステム4より外部端子8Cおよび信号線1
3、または外部端子8Eおよび信号線14を介して周辺
エミュレータ3に入力されて、ポート回路23および内
部バス34を経由して追加周辺回路26に入力され、そ
の信号の内の一方の信号が追加周辺回路26において選
択されて出力される信号である。また、この追加機能を
含めた周辺回路において割込みが発生した場合の割込み
要求信号15は、周辺エミュレータ2の周辺回路19よ
り割込み制御回路18に供給されるために、従来からの
割込み優先順位との差異を生じることはない。
【0028】以上説明したように、周辺回路19より出
力される信号は、エミュレーション信号35により制御
されて、追加周辺回路26において出力端子が選択さ
れ、指定された当該出力端子より出力される。また、周
辺回路19に入力される信号は、同様にエミュレーショ
ン信号35により制御されて、追加周辺回路26におい
て入力端子が選択され、指定された当該入力端子からの
入力信号が入力されるために、従来周辺回路25の入出
力信号の入出力端子を切替え可能にするという追加機能
を含めた周辺回路27のエミュレーションを、従来の割
込み優先順位を変更することなく行うことができる。
【0029】
【発明の効果】以上説明したように、本発明は、周辺機
能のエミュレーション回路を内蔵し、周辺エミュレータ
としても動作可能な第1および第2のシングルチップマ
イクロコンピュータを含み、周辺機能に対応するエミュ
レーション機能を併せて有するエミュレーション装置に
適用されて、周辺回路として従来周辺回路および追加周
辺回路を有する前記第2の周辺エミュレータの内部に、
当該追加周辺回路と前記第1の周辺エミュレータの周辺
回路との間の入出力信号に対応する入出力切替回路を付
加することにより、前記追加周辺回路に供給される信号
を外部端子を介して前記第1の周辺エミュテータから入
力される信号とするか、または前記従来周辺回路から出
力される信号とするかを選択することを可能とするとと
もに、当該追加周辺回路より出力される信号を、外部端
子を介して前記第1の周辺エミュレータに供給するか、
または前記従来周辺回路に供給するかを選択することを
可能とすることにより、前記追加周辺回路を前記第1の
周辺エミュレータに内蔵される周辺回路の追加機能とし
てアクセスすることが可能となり、割込み優先順位を変
更することなく、従来の周辺回路に機能追加された製品
のエミュレーションを周辺エミュレータの追加のみによ
り実現することが可能となり、既設の周辺エミュレータ
の改善に対処する余分の新規開発を不要にすることがで
きるという効果がある。
【図面の簡単な説明】
【図1】本発明の1実施形態を示すブロック図である。
【図2】前記1実施形態に含まれる2つの周辺エミュレ
ータを示すブロック図である。
【図3】従来例を示すブロック図である。
【図4】前記従来例に含まれる2つの周辺エミュレータ
を示すブロック図である。
【図5】他の従来例を示すブロック図である。
【符号の説明】
1 CPUエミュレータ 2、3 周辺エミュレータ 4 ターゲットシステム 5 エミュレーションバス 6A、6B、6C、6D、7A、7B、7C、7D、7
E、7F、7G、8A、8B、8C、8D、8E、8
F、8G 外部端子 9〜14、36、37、41〜46 信線線 15、39 割込み要求信号 16、22 CPU 17、23 ポート回路 18、24 割込み制御回路 19、27 周辺回路 20、34 内部バス 21、35 エミュレーション信号 25 従来周辺回路 26 追加周辺回路 28、30、31、33、38 AND回路 29、32 インバータ 40 付加回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 11/22 - 11/26 G06F 15/78 510

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 中央処理装置に対応するエミュレーショ
    ンを行うCPUエミュレータと、周辺機能に対応するエ
    ミュレーションを行う第1および第2の周辺エミュレー
    タとを備え、所定のターゲットシステムに対するエミュ
    レータとして機能するエミュレーション装置において、 新規に付加される追加周辺機能に対処して、従来周辺機
    能に対応するエミュレーションを前記第1の周辺エミュ
    レータにおいて行い、且つ当該従来周辺機能の入出力信
    号を前記第2の周辺エミュレータに供給して、当該第2
    の周辺エミュレータにおいて追加周辺機能に対応するエ
    ミュレーションを行うとともに、前記第1の周辺エミュ
    レータと前記ターゲットシステムとの間の信号入出力
    を、全て前記第2周辺エミュレータの追加周辺機能を介
    して行うことを特徴とするエミュレーション装置。
  2. 【請求項2】 前記第2の周辺エミュレータが、所定の
    エミュレーション信号の制御作用を受ける中央処理装置
    と、従来周辺回路および追加周辺回路を含む周辺回路
    と、当該周辺回路に対する割込み制御を行う割込み制御
    回路と、前記エミュレーション信号により制御されて前
    記第1の周辺エミュレータと前記周辺回路との間の入出
    力信号の切替えを行う入出力切替回路と、前記ターゲッ
    トシステムとの間のインタフェースとして機能するポー
    ト回路と、を備えるシングルチップマイクロコンピュー
    タとして構成されることを特徴とする請求項1記載のエ
    ミュレーション装置。
  3. 【請求項3】 前記入出力切替回路が、前記エミュレー
    ション信号により制御されて、前記追加周辺回路に供給
    する信号として、前記第1の周辺エミュレータより入力
    される信号とするか、または前記従来周辺回路より出力
    される信号とするかを選択制御するとともに、前記追加
    周辺回路より出力される信号を、前記第1の周辺エミュ
    レータに出力するか、または前記従来周辺回路に供給す
    るかを選択制御する手段として機能することを特徴とす
    る請求項2記載のエミュレーション装置。
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