JPH1139185A - エミュレート装置 - Google Patents
エミュレート装置Info
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- JPH1139185A JPH1139185A JP9198887A JP19888797A JPH1139185A JP H1139185 A JPH1139185 A JP H1139185A JP 9198887 A JP9198887 A JP 9198887A JP 19888797 A JP19888797 A JP 19888797A JP H1139185 A JPH1139185 A JP H1139185A
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- JP
- Japan
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- peripheral
- emulation
- bus
- port
- mode
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/105—Program control for peripheral devices where the programme performs an input/output emulation function
- G06F13/107—Terminal emulation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 周辺エミュレートモードにおいては、外部ピ
ンは単純なポート機能しか持たせることができず、その
ため、エミュレータシステムにおいて周辺エミュレート
チップのポート機能を代行するゲートアレイが必要であ
った。 【解決手段】 少なくとも２つ以上備えた各周辺エミュ
レートチップは、各種バスを制御するコアブロックと、
前記ＣＰＵエミュレートチップを動作させる通常モード
と前記周辺エミュレートチップを動作させる周辺エミュ
レートモードとを設定するモード設定回路と、この設定
されたモードに従って周辺機能ブロックおよび前記各種
バスと外部ピンとの接続路を変更する接続路変更手段と
を備えたものである。
ンは単純なポート機能しか持たせることができず、その
ため、エミュレータシステムにおいて周辺エミュレート
チップのポート機能を代行するゲートアレイが必要であ
った。 【解決手段】 少なくとも２つ以上備えた各周辺エミュ
レートチップは、各種バスを制御するコアブロックと、
前記ＣＰＵエミュレートチップを動作させる通常モード
と前記周辺エミュレートチップを動作させる周辺エミュ
レートモードとを設定するモード設定回路と、この設定
されたモードに従って周辺機能ブロックおよび前記各種
バスと外部ピンとの接続路を変更する接続路変更手段と
を備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータ装置におけるエミュレート装置に関するものであ
る。
ュータ装置におけるエミュレート装置に関するものであ
る。
【０００２】
【従来の技術】従来のエミュレート装置には、ＣＰＵ，
ＤＭＡＣ等のバスマスタの機能、つまり、メモリをアク
セスし読み出した命令を実行するＣＰＵエミュレートチ
ップと、タイマ，シリアルＩ／Ｏ、Ａ／Ｄ変換器等の周
辺機能を実行する周辺エミュレートチップとの２つのマ
イクロコンピュータ装置を用いてエミュレートを行うも
のである。
ＤＭＡＣ等のバスマスタの機能、つまり、メモリをアク
セスし読み出した命令を実行するＣＰＵエミュレートチ
ップと、タイマ，シリアルＩ／Ｏ、Ａ／Ｄ変換器等の周
辺機能を実行する周辺エミュレートチップとの２つのマ
イクロコンピュータ装置を用いてエミュレートを行うも
のである。
【０００３】ＣＰＵエミュレートチップからは、アドレ
スバス全ビット、データバス全ビット、リード信号／ラ
イト信号などのコントロールバス、エミュレータ用の各
種信号、周辺エミュレートチップとのインタフェースに
必要な各種信号が入出力される。
スバス全ビット、データバス全ビット、リード信号／ラ
イト信号などのコントロールバス、エミュレータ用の各
種信号、周辺エミュレートチップとのインタフェースに
必要な各種信号が入出力される。
【０００４】一方、周辺エミュレートチップからは、ア
ドレスバスの下位数ビット（この例では８ビット）、デ
ータバス全ビット、リード信号／ライト信号などのコン
トロールバス、ＣＰＵエミュレートチップとのインタフ
ェースに必要な各種信号が入出力される。
ドレスバスの下位数ビット（この例では８ビット）、デ
ータバス全ビット、リード信号／ライト信号などのコン
トロールバス、ＣＰＵエミュレートチップとのインタフ
ェースに必要な各種信号が入出力される。
【０００５】ＣＰＵエミュレートチップは量産用チップ
をモード設定することによって実現しても、専用のチッ
プを開発してもよい。なぜなら、ＣＰＵエミュレートチ
ップはマイクロコンピュータ装置のシリーズ毎に一種類
あれば足りるので、専用のチップを開発しても負荷は小
さいからである。
をモード設定することによって実現しても、専用のチッ
プを開発してもよい。なぜなら、ＣＰＵエミュレートチ
ップはマイクロコンピュータ装置のシリーズ毎に一種類
あれば足りるので、専用のチップを開発しても負荷は小
さいからである。
【０００６】これに対して周辺エミュレートチップは品
種毎に必要なので、専用のチップを開発することは負荷
が莫大になって困難であり、量産用チップをモード設定
することによって実現するほうが効率がよいものであ
る。
種毎に必要なので、専用のチップを開発することは負荷
が莫大になって困難であり、量産用チップをモード設定
することによって実現するほうが効率がよいものであ
る。
【０００７】図７は従来のエミュレート装置の概念図で
ある。図７において、１０１はＣＰＵエミュレートチッ
プであり、アドレスバス２０ビット、データバス１６ビ
ット、各種制御信号からなるコントロールバス、エミュ
レート用の各種信号、周辺エミュレートチップとのイン
タフェースに必要な各種信号を入出力する。
ある。図７において、１０１はＣＰＵエミュレートチッ
プであり、アドレスバス２０ビット、データバス１６ビ
ット、各種制御信号からなるコントロールバス、エミュ
レート用の各種信号、周辺エミュレートチップとのイン
タフェースに必要な各種信号を入出力する。
【０００８】１０２は周辺エミュレートチップであり、
アドレスバス下位８ビット、データバス１６ビット、各
種制御信号からなるコントロールバス、ＣＰＵエミュレ
ートチップとのインタフェースに必要な各種信号を入出
力する。この周辺エミュレートチップ１０２のポートＰ
０はアドレスバス下位８ビットに、Ｐ１はデータバス下
位８ビットに、Ｐ２はデータバス上位８ビットに、Ｐ３
はコントロールバスに、それぞれ接続されている。ポー
トに関しては８ビットのＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４
合計４０本持つものとする。
アドレスバス下位８ビット、データバス１６ビット、各
種制御信号からなるコントロールバス、ＣＰＵエミュレ
ートチップとのインタフェースに必要な各種信号を入出
力する。この周辺エミュレートチップ１０２のポートＰ
０はアドレスバス下位８ビットに、Ｐ１はデータバス下
位８ビットに、Ｐ２はデータバス上位８ビットに、Ｐ３
はコントロールバスに、それぞれ接続されている。ポー
トに関しては８ビットのＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４
合計４０本持つものとする。
【０００９】１０３はポートエミュレーションゲートア
レイであり、８ビットのポートＰ０，Ｐ１，Ｐ２，Ｐ３
の機能をエミュレートし、アドレスバス下位８ビット、
データバス１６ビット、各種制御信号からなるコントロ
ールバスといったエミュレートに必要な信号を入出力す
る。
レイであり、８ビットのポートＰ０，Ｐ１，Ｐ２，Ｐ３
の機能をエミュレートし、アドレスバス下位８ビット、
データバス１６ビット、各種制御信号からなるコントロ
ールバスといったエミュレートに必要な信号を入出力す
る。
【００１０】１０４はエミュレータ本体であり、全体の
制御やＣＰＵエミュレートチップが実行する命令を格納
したメモリ１０８を有する。そして、また、アドレスバ
ス２０ビット、データバス１６ビット、各種制御信号か
らなるコントロールバスといったエミュレートに必要な
信号を入出力する。
制御やＣＰＵエミュレートチップが実行する命令を格納
したメモリ１０８を有する。そして、また、アドレスバ
ス２０ビット、データバス１６ビット、各種制御信号か
らなるコントロールバスといったエミュレートに必要な
信号を入出力する。
【００１１】１０５はアドレスバス、１０６はデータバ
ス、１０７はリード信号／ライト信号などの各種制御信
号からなるコントロールバスである。ポートに関して、
Ｐ０〜Ｐ３はポートエミュレーションゲートアレイ１０
３のものが、Ｐ４は周辺エミュレートチップ１０２のも
のがユーザーボードに接続される。
ス、１０７はリード信号／ライト信号などの各種制御信
号からなるコントロールバスである。ポートに関して、
Ｐ０〜Ｐ３はポートエミュレーションゲートアレイ１０
３のものが、Ｐ４は周辺エミュレートチップ１０２のも
のがユーザーボードに接続される。
【００１２】図８は、周辺エミュレートチップ１０２の
概念図である。１２１はモード設定回路であり、周辺エ
ミュレートモードか通常モードかを区別するモード信号
を出力する。モード信号は通常モードであれば０レベル
を、周辺エミュレートモードであれば１レベルとなるも
のとする。１２２はコアブロックであり、２０ビットの
アドレスバスＡ０〜Ａ１９、１６ビットのデータバスＤ
Ｂ０〜ＤＢ１５、コントロールバスＣＳＰ，ＢＨＥ，Ｒ
Ｄ，ＷＲを制御する。
概念図である。１２１はモード設定回路であり、周辺エ
ミュレートモードか通常モードかを区別するモード信号
を出力する。モード信号は通常モードであれば０レベル
を、周辺エミュレートモードであれば１レベルとなるも
のとする。１２２はコアブロックであり、２０ビットの
アドレスバスＡ０〜Ａ１９、１６ビットのデータバスＤ
Ｂ０〜ＤＢ１５、コントロールバスＣＳＰ，ＢＨＥ，Ｒ
Ｄ，ＷＲを制御する。
【００１３】上記コアブロック１２２にはＣＰＵやＤＭ
ＡＣ等のバスマスタとなるブロックが含まれる。このコ
アブロック１２２にはモード信号が入力されており、通
常モードであれば通常のＣＰＵやＤＭＡＣとして動作し
て、アドレスバス、データバス、コントロールバスを制
御するが、モード信号が周辺エミュレートモードを示せ
ばＣＰＵやＤＭＡＣは動作せず、アドレスバス、データ
バス、コントロールバスをフローティング（ハイインピ
ーダンス）にする。
ＡＣ等のバスマスタとなるブロックが含まれる。このコ
アブロック１２２にはモード信号が入力されており、通
常モードであれば通常のＣＰＵやＤＭＡＣとして動作し
て、アドレスバス、データバス、コントロールバスを制
御するが、モード信号が周辺エミュレートモードを示せ
ばＣＰＵやＤＭＡＣは動作せず、アドレスバス、データ
バス、コントロールバスをフローティング（ハイインピ
ーダンス）にする。
【００１４】１２３，１２４，１２５は周辺機能ブロッ
クである。周辺機能ブロック１２３は、アドレスバス、
データバス、コントロールバスに接続された特殊機能レ
ジスタ１３６と周辺機能ブロック本体１３７で構成され
る。周辺機能ブロック１２３が例えばシリアルＩ／Ｏで
あれば、特殊機能レジスタ１３６は通信レートの選択や
通信データが格納されるレジスタであり、周辺機能ブロ
ック本体１３７はシリアルＩ／Ｏ本体である。
クである。周辺機能ブロック１２３は、アドレスバス、
データバス、コントロールバスに接続された特殊機能レ
ジスタ１３６と周辺機能ブロック本体１３７で構成され
る。周辺機能ブロック１２３が例えばシリアルＩ／Ｏで
あれば、特殊機能レジスタ１３６は通信レートの選択や
通信データが格納されるレジスタであり、周辺機能ブロ
ック本体１３７はシリアルＩ／Ｏ本体である。
【００１５】１２６，１２８，１３０，１３２，１３４
はポートＰ０回路、ポートＰ１回路、ポートＰ２回路、
ポートＰ３回路、ポートＰ４回路であり、アドレスバ
ス、データバス、コントロールバスが接続されている。
１２７，１２９，１３１，１３３，１３５はセレクタで
あり、端子ａ，ｂ，ｓ，ｘを有する。１２７，１２９，
１３１，１３３についてはモード信号が端子ｓに接続さ
れている。モード信号が０レベル（通常モード）であれ
ば、端子ｘは端子ａと接続され、モード信号が１レベル
（周辺エミュレートモード）を示せば端子ｘは端子ｂと
接続される。セレクタ１３５については特殊機能レジス
タ１３６の出力が接続されている。
はポートＰ０回路、ポートＰ１回路、ポートＰ２回路、
ポートＰ３回路、ポートＰ４回路であり、アドレスバ
ス、データバス、コントロールバスが接続されている。
１２７，１２９，１３１，１３３，１３５はセレクタで
あり、端子ａ，ｂ，ｓ，ｘを有する。１２７，１２９，
１３１，１３３についてはモード信号が端子ｓに接続さ
れている。モード信号が０レベル（通常モード）であれ
ば、端子ｘは端子ａと接続され、モード信号が１レベル
（周辺エミュレートモード）を示せば端子ｘは端子ｂと
接続される。セレクタ１３５については特殊機能レジス
タ１３６の出力が接続されている。
【００１６】セレクタ１２７の端子ｘは外部ピンＰ００
〜Ｐ０７に、端子ａはポートＰ０回路に、端子ｂはアド
レスバスＡ０〜Ａ７にそれぞれ接続されている。セレク
タ１２９の端子ｘは外部ピンＰ１０〜Ｐ１７に、端子ａ
はポートＰ１回路に、端子ｂはデータバス下位ＤＢ０〜
ＤＢ７にそれぞれ接続されている。
〜Ｐ０７に、端子ａはポートＰ０回路に、端子ｂはアド
レスバスＡ０〜Ａ７にそれぞれ接続されている。セレク
タ１２９の端子ｘは外部ピンＰ１０〜Ｐ１７に、端子ａ
はポートＰ１回路に、端子ｂはデータバス下位ＤＢ０〜
ＤＢ７にそれぞれ接続されている。
【００１７】セレクタ１３１の端子ｘは外部ピンＰ２０
〜Ｐ２７に、端子ａはポートＰ２回路に、端子ｂはデー
タバス上位ＤＢ８〜ＤＢ１５にそれぞれ接続されてい
る。セレクタ１３３の端子ｘは外部ピンＰ３０〜Ｐ３７
に、端子ａはポートＰ３回路に、端子ｂはコントロール
バスにそれぞれ接続されている。セレクタ１３５の端子
ｘは外部ピンＰ４０〜Ｐ４７に、端子ａはポートＰ４回
路に、端子ｂは周辺機能ブロック１２３にそれぞれ接続
されている。
〜Ｐ２７に、端子ａはポートＰ２回路に、端子ｂはデー
タバス上位ＤＢ８〜ＤＢ１５にそれぞれ接続されてい
る。セレクタ１３３の端子ｘは外部ピンＰ３０〜Ｐ３７
に、端子ａはポートＰ３回路に、端子ｂはコントロール
バスにそれぞれ接続されている。セレクタ１３５の端子
ｘは外部ピンＰ４０〜Ｐ４７に、端子ａはポートＰ４回
路に、端子ｂは周辺機能ブロック１２３にそれぞれ接続
されている。
【００１８】１３８はＲＯＭであり、アドレスバス、デ
ータバス、コントロールバスが接続されており、ＣＰＵ
が実行する命令コードを格納する。また、モード信号が
接続されており、通常モード時は動作可能であるが、周
辺エミュレートモードでは動作は禁止され、アドレスバ
ス、データバス、コントロールバスをフローティングに
する。
ータバス、コントロールバスが接続されており、ＣＰＵ
が実行する命令コードを格納する。また、モード信号が
接続されており、通常モード時は動作可能であるが、周
辺エミュレートモードでは動作は禁止され、アドレスバ
ス、データバス、コントロールバスをフローティングに
する。
【００１９】１３９はＲＡＭでありアドレスバス、デー
タバス、コントロールバスが接続されている。また、モ
ード信号が接続されており、通常モード時は動作可能で
あるが、周辺エミュレートモードでは動作は禁止され、
アドレスバス、データバス、コントロールバスをフロー
ティングにする。
タバス、コントロールバスが接続されている。また、モ
ード信号が接続されており、通常モード時は動作可能で
あるが、周辺エミュレートモードでは動作は禁止され、
アドレスバス、データバス、コントロールバスをフロー
ティングにする。
【００２０】次に動作について説明する。モード設定回
路１２１が通常モードを示せばコアブロック１２２、Ｒ
ＯＭ１３８、ＲＡＭ１３９は動作状態となる。セレクタ
１２７，１２９，１３１，１３３は端子ｘと端子ａが接
続されるので、外部ピンＰ００〜Ｐ０７はポートＰ０回
路１２６に、外部ピンＰ１０〜Ｐ１７はポートＰ１回路
１２８に、外部ピンＰ２０〜Ｐ２７はポートＰ２回路１
３０に、外部ピンＰ３０〜Ｐ３７はポートＰ３回路１３
２に接続され、それぞれ各回路の機能に設定される。
路１２１が通常モードを示せばコアブロック１２２、Ｒ
ＯＭ１３８、ＲＡＭ１３９は動作状態となる。セレクタ
１２７，１２９，１３１，１３３は端子ｘと端子ａが接
続されるので、外部ピンＰ００〜Ｐ０７はポートＰ０回
路１２６に、外部ピンＰ１０〜Ｐ１７はポートＰ１回路
１２８に、外部ピンＰ２０〜Ｐ２７はポートＰ２回路１
３０に、外部ピンＰ３０〜Ｐ３７はポートＰ３回路１３
２に接続され、それぞれ各回路の機能に設定される。
【００２１】そして、コアブロック１２２に含まれるＣ
ＰＵは、ＲＯＭ１３８を読み出して命令を実行すること
が可能である。ＣＰＵは周辺機能ブロック１２３を使用
するときは、アドレスバス、データバス、コントロール
バスを制御して必要なデータを特殊機能レジスタ１３６
に書き込みまたは読み出しを行うことによって設定す
る。例えば、周辺機能ブロック１２３がシリアルＩ／Ｏ
であって、外部と通信を行おうとすると、ＣＰＵは、セ
レクタ１３５の端子ｘと端子ｂを接続するように特殊機
能レジスタ１３６を設定する。こうすると外部ピンＰ４
０〜Ｐ４７はシリアルＩ／Ｏ用の外部ピンとなり通信が
行える。
ＰＵは、ＲＯＭ１３８を読み出して命令を実行すること
が可能である。ＣＰＵは周辺機能ブロック１２３を使用
するときは、アドレスバス、データバス、コントロール
バスを制御して必要なデータを特殊機能レジスタ１３６
に書き込みまたは読み出しを行うことによって設定す
る。例えば、周辺機能ブロック１２３がシリアルＩ／Ｏ
であって、外部と通信を行おうとすると、ＣＰＵは、セ
レクタ１３５の端子ｘと端子ｂを接続するように特殊機
能レジスタ１３６を設定する。こうすると外部ピンＰ４
０〜Ｐ４７はシリアルＩ／Ｏ用の外部ピンとなり通信が
行える。
【００２２】また、ＣＰＵはアドレスバス、データバ
ス、コントロールバスを制御してＲＡＭ１３９，ポート
Ｐ０回路１２６，ポートＰ１回路１２８，ポートＰ２回
路１３０，ポートＰ３回路１３２，ポートＰ４回路１３
４，周辺機能ブロック１２４，周辺機能ブロック１２５
に対してアクセスが可能である。
ス、コントロールバスを制御してＲＡＭ１３９，ポート
Ｐ０回路１２６，ポートＰ１回路１２８，ポートＰ２回
路１３０，ポートＰ３回路１３２，ポートＰ４回路１３
４，周辺機能ブロック１２４，周辺機能ブロック１２５
に対してアクセスが可能である。
【００２３】モード設定回路１２１が周辺エミュレート
モードを示せばコアブロック１２２、ＲＯＭ１３８、Ｒ
ＡＭ１３９は動作禁止状態となり、アドレスバス、デー
タバス、コントロールバスをフローティングにする。ま
た、セレクタ１２７，１２９，１３１，１３３はモード
信号の状態が周辺エミュレートモードなので外部ピンＰ
００〜Ｐ０７は、アドレスバスＡ０〜Ａ７に、外部ピン
Ｐ１０〜Ｐ１７はデータバスＤＢ０〜７に、外部ピンＰ
２０〜Ｐ２７はデータバスＤＢ８〜１５に、外部ピンＰ
３０〜Ｐ３７はコントロールバスにそれぞれ接続され
る。
モードを示せばコアブロック１２２、ＲＯＭ１３８、Ｒ
ＡＭ１３９は動作禁止状態となり、アドレスバス、デー
タバス、コントロールバスをフローティングにする。ま
た、セレクタ１２７，１２９，１３１，１３３はモード
信号の状態が周辺エミュレートモードなので外部ピンＰ
００〜Ｐ０７は、アドレスバスＡ０〜Ａ７に、外部ピン
Ｐ１０〜Ｐ１７はデータバスＤＢ０〜７に、外部ピンＰ
２０〜Ｐ２７はデータバスＤＢ８〜１５に、外部ピンＰ
３０〜Ｐ３７はコントロールバスにそれぞれ接続され
る。
【００２４】よって、外部ピンＰ００〜Ｐ０７，Ｐ１０
〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７を介して周
辺機能ブロック１２３，１２４，１２５に対してアクセ
スが可能である。
〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７を介して周
辺機能ブロック１２３，１２４，１２５に対してアクセ
スが可能である。
【００２５】図７において、エミュレート時の動作を図
８とともに説明する。ＣＰＵエミュレートチップ１０１
はアドレスバス、データバス、コントロールバスを制御
してエミュレータ本体１０４内のメモリ１０８をアクセ
スして命令コードを読み出して命令を実行する。
８とともに説明する。ＣＰＵエミュレートチップ１０１
はアドレスバス、データバス、コントロールバスを制御
してエミュレータ本体１０４内のメモリ１０８をアクセ
スして命令コードを読み出して命令を実行する。
【００２６】周辺エミュレートチップ１０２はモード設
定回路１２１が周辺エミュレートモードを示しているの
で、ＣＰＵエミュレートチップ１０１は外部ピンＰ００
〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜
Ｐ３７を介して周辺機能ブロック１２３，１２４，１２
５に対してアクセスが可能である。
定回路１２１が周辺エミュレートモードを示しているの
で、ＣＰＵエミュレートチップ１０１は外部ピンＰ００
〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜
Ｐ３７を介して周辺機能ブロック１２３，１２４，１２
５に対してアクセスが可能である。
【００２７】例えば、周辺機能ブロック１２３がシリア
ルＩ／Ｏであって、外部と通信を行おうとすると、ＣＰ
Ｕエミュレートチップ１０１は周辺エミュレートチップ
１０２の特殊機能レジスタ１３６を設定することによ
り、周辺エミュレートチップ１０２の外部ピンＰ４０〜
Ｐ４７はシリアルＩ／Ｏ用の外部ピンとなり通信が行え
る。
ルＩ／Ｏであって、外部と通信を行おうとすると、ＣＰ
Ｕエミュレートチップ１０１は周辺エミュレートチップ
１０２の特殊機能レジスタ１３６を設定することによ
り、周辺エミュレートチップ１０２の外部ピンＰ４０〜
Ｐ４７はシリアルＩ／Ｏ用の外部ピンとなり通信が行え
る。
【００２８】ポートＰ０，ポートＰ１，ポートＰ２，ポ
ートＰ３の機能に関しては、周辺エミュレートチップ１
０２の外部ピンＰ００〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２
０〜Ｐ２７，Ｐ３０〜Ｐ３７がアドレスバス、データバ
ス、コントロールバスなので周辺エミュレートチップ１
０２では実現できない。
ートＰ３の機能に関しては、周辺エミュレートチップ１
０２の外部ピンＰ００〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２
０〜Ｐ２７，Ｐ３０〜Ｐ３７がアドレスバス、データバ
ス、コントロールバスなので周辺エミュレートチップ１
０２では実現できない。
【００２９】よって、ポートエミュレーションゲートア
レイ１０３によりポートＰ０，ポートＰ１，ポートＰ
２，ポートＰ３の機能を実現する。ポートエミュレーシ
ョンゲートアレイ１０３は周辺エミュレートチップ１０
２のポートＰ０回路１２６、ポートＰ１回路１２８、ポ
ートＰ２回路１３０、ポートＰ３回路１３２と同等の機
能を有している。ＣＰＵエミュレートチップ１０１はこ
れらのポートを使用するときはポートエミュレーション
ゲートアレイ１０３をアクセスして設定する。
レイ１０３によりポートＰ０，ポートＰ１，ポートＰ
２，ポートＰ３の機能を実現する。ポートエミュレーシ
ョンゲートアレイ１０３は周辺エミュレートチップ１０
２のポートＰ０回路１２６、ポートＰ１回路１２８、ポ
ートＰ２回路１３０、ポートＰ３回路１３２と同等の機
能を有している。ＣＰＵエミュレートチップ１０１はこ
れらのポートを使用するときはポートエミュレーション
ゲートアレイ１０３をアクセスして設定する。
【００３０】
【発明が解決しようとする課題】従来のエミュレート装
置は以上のように構成されているので、周辺エミュレー
トモードにおいて、多くの外部ピンがアドレスバス、デ
ータバス、コントロールバスに占有されてしまうので、
これらに設定された外部ピンは単純なポート機能しか持
たせることができず、周辺機能ブロック（シリアルＩ／
Ｏの入出力ピン等）の端子機能を持たせることができな
かった。また、エミュレータシステムにおいて周辺エミ
ュレートチップのポート機能を代行するゲートアレイが
必要であった。
置は以上のように構成されているので、周辺エミュレー
トモードにおいて、多くの外部ピンがアドレスバス、デ
ータバス、コントロールバスに占有されてしまうので、
これらに設定された外部ピンは単純なポート機能しか持
たせることができず、周辺機能ブロック（シリアルＩ／
Ｏの入出力ピン等）の端子機能を持たせることができな
かった。また、エミュレータシステムにおいて周辺エミ
ュレートチップのポート機能を代行するゲートアレイが
必要であった。
【００３１】この発明は上記のような課題を解決するた
めになされたもので、エミュレータシステムに使用する
バスの外部ピンであっても周辺機能ブロックの端子機能
を持たせるようにすることを目的とする。
めになされたもので、エミュレータシステムに使用する
バスの外部ピンであっても周辺機能ブロックの端子機能
を持たせるようにすることを目的とする。
【００３２】
【課題を解決するための手段】請求項１記載の発明に係
るエミュレート装置は、周辺エミュレートチップを少な
くとも２つ以上備え、各周辺エミュレートチップは、各
種バスを制御するコアブロックを動作させる通常モード
と前記周辺エミュレートチップを動作させる複数の周辺
エミュレートモードとを設定するモード設定回路と、こ
の設定されたモードに従って周辺機能ブロックおよび前
記各種バスと外部ピンとの接続路を変更する接続路変更
手段とを備えたものである。
るエミュレート装置は、周辺エミュレートチップを少な
くとも２つ以上備え、各周辺エミュレートチップは、各
種バスを制御するコアブロックを動作させる通常モード
と前記周辺エミュレートチップを動作させる複数の周辺
エミュレートモードとを設定するモード設定回路と、こ
の設定されたモードに従って周辺機能ブロックおよび前
記各種バスと外部ピンとの接続路を変更する接続路変更
手段とを備えたものである。
【００３３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータ装置を使用したエミュレート装置の
ブロック図である。図１において、１はＣＰＵエミュレ
ートチップであり、アドレスバス２０ビット、データバ
ス１６ビット、各種制御信号からなるコントロールバス
といったエミュレートに必要な信号を入出力する。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータ装置を使用したエミュレート装置の
ブロック図である。図１において、１はＣＰＵエミュレ
ートチップであり、アドレスバス２０ビット、データバ
ス１６ビット、各種制御信号からなるコントロールバス
といったエミュレートに必要な信号を入出力する。
【００３４】２ａは第１の周辺エミュレートチップであ
り、アドレスバス下位８ビット、データバス１６ビッ
ト、各種制御信号からなるコントロールバスといったエ
ミュレートに必要な信号を入出力する。この第１の周辺
エミュレートチップ２ａのポートＰ０はアドレスバス下
位８ビットに、Ｐ１はデータバス下位８ビットに、Ｐ２
はデータバス上位８ビットに、Ｐ３はコントロールバス
に、それぞれ接続されている。ポートに関しては８ビッ
トのＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４合計４０本持つもの
とする。
り、アドレスバス下位８ビット、データバス１６ビッ
ト、各種制御信号からなるコントロールバスといったエ
ミュレートに必要な信号を入出力する。この第１の周辺
エミュレートチップ２ａのポートＰ０はアドレスバス下
位８ビットに、Ｐ１はデータバス下位８ビットに、Ｐ２
はデータバス上位８ビットに、Ｐ３はコントロールバス
に、それぞれ接続されている。ポートに関しては８ビッ
トのＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４合計４０本持つもの
とする。
【００３５】２ｂは第２の周辺エミュレートチップであ
り、アドレスバス下位８ビット、データバス１６ビッ
ト、各種制御信号からなるコントロールバスといったエ
ミュレートに必要な信号を入出力する。この第２の周辺
エミュレートチップ２ｂのポートＰ４はアドレスバス下
位８ビットに、Ｐ１はデータバス下位８ビットに、Ｐ２
はデータバス上位８ビットに、Ｐ３はコントロールバス
に、それぞれ接続されている。ポートに関しては８ビッ
トのＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４合計４０本持つもの
とする。
り、アドレスバス下位８ビット、データバス１６ビッ
ト、各種制御信号からなるコントロールバスといったエ
ミュレートに必要な信号を入出力する。この第２の周辺
エミュレートチップ２ｂのポートＰ４はアドレスバス下
位８ビットに、Ｐ１はデータバス下位８ビットに、Ｐ２
はデータバス上位８ビットに、Ｐ３はコントロールバス
に、それぞれ接続されている。ポートに関しては８ビッ
トのＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４合計４０本持つもの
とする。
【００３６】このように第１、第２の周辺エミュレート
チップ２ａ，２ｂを複数配置するのがこの発明のポイン
トである。第１，第２の周辺エミュレートチップ２ａ、
２ｂは全く同じものであるが、モードの設定が異なる。
チップ２ａ，２ｂを複数配置するのがこの発明のポイン
トである。第１，第２の周辺エミュレートチップ２ａ、
２ｂは全く同じものであるが、モードの設定が異なる。
【００３７】３ａはポートエミュレーションゲートアレ
イであり、８ビットのポートＰ１，Ｐ２，Ｐ３の機能を
エミュレートし、アドレスバス下位８ビット、データバ
ス１６ビット、各種制御信号からなるコントロールバス
といったエミュレートに必要な信号を入出力する。従来
例では、ポートＰ０，Ｐ１，Ｐ２，Ｐ３の機能をエミュ
レートしたが、ここではポートＰ０をエミュレートする
必要はない。
イであり、８ビットのポートＰ１，Ｐ２，Ｐ３の機能を
エミュレートし、アドレスバス下位８ビット、データバ
ス１６ビット、各種制御信号からなるコントロールバス
といったエミュレートに必要な信号を入出力する。従来
例では、ポートＰ０，Ｐ１，Ｐ２，Ｐ３の機能をエミュ
レートしたが、ここではポートＰ０をエミュレートする
必要はない。
【００３８】４はエミュレータ本体であり、全体の制御
やＣＰＵエミュレートチップが実行する命令を格納した
メモリ８を含む。また、アドレスバス２０ビット、デー
タバス１６ビット、各種制御信号からなるコントロール
バスといったエミュレートに必要な信号を入出力する。
やＣＰＵエミュレートチップが実行する命令を格納した
メモリ８を含む。また、アドレスバス２０ビット、デー
タバス１６ビット、各種制御信号からなるコントロール
バスといったエミュレートに必要な信号を入出力する。
【００３９】５はアドレスバス（バス）、６はデータバ
ス（バス）、７はリード信号／ライト信号などの各種制
御信号からなるコントロールバス（バス）である。ポー
トに関して、Ｐ１〜Ｐ３はポートエミュレーションゲー
トアレイ３ａのものが、Ｐ４は周辺エミュレートチップ
２ａのものが、Ｐ０は周辺エミュレートチップ２ｂのも
のがユーザーボードに接続される。
ス（バス）、７はリード信号／ライト信号などの各種制
御信号からなるコントロールバス（バス）である。ポー
トに関して、Ｐ１〜Ｐ３はポートエミュレーションゲー
トアレイ３ａのものが、Ｐ４は周辺エミュレートチップ
２ａのものが、Ｐ０は周辺エミュレートチップ２ｂのも
のがユーザーボードに接続される。
【００４０】図２は、周辺エミュレートチップの１つの
概念図である。２１ａはモード設定回路であり、周辺エ
ミュレートモードか通常モードかを区別するモード信号
を出力する。従来例のモード設定回路は周辺エミュレー
トモードか通常モードかのみを区別していたが、モード
設定回路２１ａは２通りの周辺エミュレートモードを表
現するものとする。一つは周辺エミュレートモード１で
あり、もう一つは周辺エミュレートモード２とする。こ
のため、モード信号は２ビットの信号となる。図３はモ
ード信号とモードの関係を示すモード対応表である。
概念図である。２１ａはモード設定回路であり、周辺エ
ミュレートモードか通常モードかを区別するモード信号
を出力する。従来例のモード設定回路は周辺エミュレー
トモードか通常モードかのみを区別していたが、モード
設定回路２１ａは２通りの周辺エミュレートモードを表
現するものとする。一つは周辺エミュレートモード１で
あり、もう一つは周辺エミュレートモード２とする。こ
のため、モード信号は２ビットの信号となる。図３はモ
ード信号とモードの関係を示すモード対応表である。
【００４１】２２はコアブロックであり、２０ビットの
アドレスバスＡ０〜Ａ１９、１６ビットのデータバスＤ
Ｂ０〜ＤＢ１５、コントロールバスＣＳＰ，ＢＨＥ，Ｒ
Ｄ，ＷＲを制御する。コアブロック２２にはＣＰＵやＤ
ＭＡＣ等のバスマスタとなるブロックが含まれる。コア
ブロック２２にはモード信号が入力されており、通常モ
ードであれば、通常のＣＰＵやＤＭＡＣとして動作し
て、アドレスバス、データバス、コントロールバスを制
御するが、モード信号が周辺エミュレートモードを示せ
ばＣＰＵやＤＭＡＣは動作せず、アドレスバス、データ
バス、コントロールバスをフローティングにする。
アドレスバスＡ０〜Ａ１９、１６ビットのデータバスＤ
Ｂ０〜ＤＢ１５、コントロールバスＣＳＰ，ＢＨＥ，Ｒ
Ｄ，ＷＲを制御する。コアブロック２２にはＣＰＵやＤ
ＭＡＣ等のバスマスタとなるブロックが含まれる。コア
ブロック２２にはモード信号が入力されており、通常モ
ードであれば、通常のＣＰＵやＤＭＡＣとして動作し
て、アドレスバス、データバス、コントロールバスを制
御するが、モード信号が周辺エミュレートモードを示せ
ばＣＰＵやＤＭＡＣは動作せず、アドレスバス、データ
バス、コントロールバスをフローティングにする。
【００４２】２３，２４，２５は周辺機能ブロックであ
る。この各周辺機能ブロックは例えば周辺機能ブロック
２３に示すように、アドレスバス、データバス、コント
ロールバスに接続された特殊機能レジスタ３６と周辺機
能ブロック本体３７で構成されている。周辺機能ブロッ
ク２３が例えばシリアルＩ／Ｏであれば、特殊機能レジ
スタ３６は通信レートの選択や通信データが格納される
レジスタであり、周辺機能ブロック本体３７はシリアル
Ｉ／Ｏ本体である。
る。この各周辺機能ブロックは例えば周辺機能ブロック
２３に示すように、アドレスバス、データバス、コント
ロールバスに接続された特殊機能レジスタ３６と周辺機
能ブロック本体３７で構成されている。周辺機能ブロッ
ク２３が例えばシリアルＩ／Ｏであれば、特殊機能レジ
スタ３６は通信レートの選択や通信データが格納される
レジスタであり、周辺機能ブロック本体３７はシリアル
Ｉ／Ｏ本体である。
【００４３】２６，２８，３０，３２，３４はポートＰ
０回路、ポートＰ１回路、ポートＰ２回路、ポートＰ３
回路、ポートＰ４回路であり、アドレスバス、データバ
ス、コントロールバスが接続されている。
０回路、ポートＰ１回路、ポートＰ２回路、ポートＰ３
回路、ポートＰ４回路であり、アドレスバス、データバ
ス、コントロールバスが接続されている。
【００４４】２７，２９，３１，３３，３５はセレクタ
（接続路変更手段）であり、端子ａ，ｂ，ｓ，ｘを有す
る。セレクタ２９，３１，３３についてはモード信号の
ビット０が端子ｓに接続されている。モード信号が通常
モードであれば端子ｘは端子ａと接続され、モード信号
が周辺エミュレートモードを示せば端子ｘは端子ｂと接
続される。
（接続路変更手段）であり、端子ａ，ｂ，ｓ，ｘを有す
る。セレクタ２９，３１，３３についてはモード信号の
ビット０が端子ｓに接続されている。モード信号が通常
モードであれば端子ｘは端子ａと接続され、モード信号
が周辺エミュレートモードを示せば端子ｘは端子ｂと接
続される。
【００４５】セレクタ３５については特殊機能レジスタ
３６の出力が端子ｓに接続されている。セレクタ２７に
ついては周辺機能ブロック２４の特殊機能レジスタの出
力が端子ｓに接続されている。
３６の出力が端子ｓに接続されている。セレクタ２７に
ついては周辺機能ブロック２４の特殊機能レジスタの出
力が端子ｓに接続されている。
【００４６】４０，４１はセレクタ（接続路変更手段）
であり、端子ａ，ｂ，ｓ，ｘを有する。２ビットのモー
ド信号が端子ｓに接続されている。セレクタ４０は図４
の対応表の通りに動作し、セレクタ４１は図５の対応表
の通りに動作するものとする。セレクタ２７の端子ｘは
セレクタ４０の端子ａに、端子ａはポートＰ０回路に、
端子ｂは周辺機能ブロック２４にそれぞれ接続されてい
る。
であり、端子ａ，ｂ，ｓ，ｘを有する。２ビットのモー
ド信号が端子ｓに接続されている。セレクタ４０は図４
の対応表の通りに動作し、セレクタ４１は図５の対応表
の通りに動作するものとする。セレクタ２７の端子ｘは
セレクタ４０の端子ａに、端子ａはポートＰ０回路に、
端子ｂは周辺機能ブロック２４にそれぞれ接続されてい
る。
【００４７】セレクタ２９の端子ｘは外部ピンＰ１０〜
Ｐ１７に、端子ａはポートＰ１回路２８に、端子ｂはデ
ータバス下位ＤＢ０〜ＤＢ７にそれぞれ接続されてい
る。セレクタ３１の端子ｘは外部ピンＰ２０〜Ｐ２７
に、端子ａはポートＰ２回路３０に、端子ｂはデータバ
ス上位ＤＢ８〜ＤＢ１５にそれぞれ接続されている。
Ｐ１７に、端子ａはポートＰ１回路２８に、端子ｂはデ
ータバス下位ＤＢ０〜ＤＢ７にそれぞれ接続されてい
る。セレクタ３１の端子ｘは外部ピンＰ２０〜Ｐ２７
に、端子ａはポートＰ２回路３０に、端子ｂはデータバ
ス上位ＤＢ８〜ＤＢ１５にそれぞれ接続されている。
【００４８】セレクタ３３の端子ｘは外部ピンＰ３０〜
Ｐ３７に、端子ａはポートＰ３回路３２に、端子ｂはコ
ントロールバスにそれぞれ接続されている。セレクタ３
５の端子ｘはセレクタ４１の端子ｂに、端子ａはポート
Ｐ４回路３４に、端子ｂは周辺機能ブロック２３の周辺
機能ブロック本体３７にそれぞれ接続されている。
Ｐ３７に、端子ａはポートＰ３回路３２に、端子ｂはコ
ントロールバスにそれぞれ接続されている。セレクタ３
５の端子ｘはセレクタ４１の端子ｂに、端子ａはポート
Ｐ４回路３４に、端子ｂは周辺機能ブロック２３の周辺
機能ブロック本体３７にそれぞれ接続されている。
【００４９】セレクタ４０の端子ｘは外部ピンＰ００〜
Ｐ０７に、端子ａはセレクタ２７の端子ｘに、端子ｂは
アドレスバスＡ０〜Ａ７にそれぞれ接続されている。セ
レクタ４１の端子ｘは外部ピンＰ４０〜Ｐ４７に、端子
ａはアドレスバスＡ０〜Ａ７に、端子ｂはセレクタ３５
の端子ｘにそれぞれ接続されている。これ等のセレクタ
は、設定モードに従って周辺機能ブロック２３〜２５お
よび各種バスと外部ピンとの接続路を変更する接続路変
更手段を構成している。３８はＲＯＭであり、アドレス
バス、データバス、コントロールバスが接続されてお
り、ＣＰＵが実行する命令コードを格納する。また、モ
ード信号が接続されており、通常モード時は動作可能で
あるが、周辺エミュレートモードでは動作は禁止され、
アドレスバス、データバス、コントロールバスをフロー
ティングにする。
Ｐ０７に、端子ａはセレクタ２７の端子ｘに、端子ｂは
アドレスバスＡ０〜Ａ７にそれぞれ接続されている。セ
レクタ４１の端子ｘは外部ピンＰ４０〜Ｐ４７に、端子
ａはアドレスバスＡ０〜Ａ７に、端子ｂはセレクタ３５
の端子ｘにそれぞれ接続されている。これ等のセレクタ
は、設定モードに従って周辺機能ブロック２３〜２５お
よび各種バスと外部ピンとの接続路を変更する接続路変
更手段を構成している。３８はＲＯＭであり、アドレス
バス、データバス、コントロールバスが接続されてお
り、ＣＰＵが実行する命令コードを格納する。また、モ
ード信号が接続されており、通常モード時は動作可能で
あるが、周辺エミュレートモードでは動作は禁止され、
アドレスバス、データバス、コントロールバスをフロー
ティングにする。
【００５０】３９はＲＡＭであり、アドレスバス、デー
タバス、コントロールバスが接続されている。また、モ
ード信号が接続されており、通常モード時では動作可能
であるが、周辺エミュレートモードでは動作は禁止さ
れ、アドレスバス、データバス、コントロールバスをフ
ローティングにする。
タバス、コントロールバスが接続されている。また、モ
ード信号が接続されており、通常モード時では動作可能
であるが、周辺エミュレートモードでは動作は禁止さ
れ、アドレスバス、データバス、コントロールバスをフ
ローティングにする。
【００５１】次に図２の動作について説明する。モード
設定回路２１ａが通常モードを示せば、コアブロック２
２、ＲＯＭ３８、ＲＡＭ３９は動作状態となる。そし
て、セレクタ２９，３１，３３は端子ｘと端子ａが接続
されているので、外部ピンＰ１０〜Ｐ１７はポートＰ１
回路２８に、外部ピンＰ２０〜Ｐ２７はポートＰ２回路
３０に、外部ピンＰ３０〜Ｐ３７はポートＲ３回路３２
に接続され、それぞれ各回路の機能に設定される。
設定回路２１ａが通常モードを示せば、コアブロック２
２、ＲＯＭ３８、ＲＡＭ３９は動作状態となる。そし
て、セレクタ２９，３１，３３は端子ｘと端子ａが接続
されているので、外部ピンＰ１０〜Ｐ１７はポートＰ１
回路２８に、外部ピンＰ２０〜Ｐ２７はポートＰ２回路
３０に、外部ピンＰ３０〜Ｐ３７はポートＲ３回路３２
に接続され、それぞれ各回路の機能に設定される。
【００５２】図４と図５の対応表に示すように通常モー
ドならば、セレクタ４１によって、外部ピンＰ４０〜Ｐ
４７とセレクタ３５の端子ｘが接続され、セレクタ４０
によって、外部ピンＰ００〜Ｐ０７とセレクタ２７の端
子ｘが接続されるので、外部ピンＰ４０〜Ｐ４７はポー
トＰ４回路３４の機能、または、周辺機能ブロック２３
の機能になり、外部ピンＰ００〜Ｐ０７はポートＰ０回
路２６の機能または周辺機能ブロック２４の機能にな
る。
ドならば、セレクタ４１によって、外部ピンＰ４０〜Ｐ
４７とセレクタ３５の端子ｘが接続され、セレクタ４０
によって、外部ピンＰ００〜Ｐ０７とセレクタ２７の端
子ｘが接続されるので、外部ピンＰ４０〜Ｐ４７はポー
トＰ４回路３４の機能、または、周辺機能ブロック２３
の機能になり、外部ピンＰ００〜Ｐ０７はポートＰ０回
路２６の機能または周辺機能ブロック２４の機能にな
る。
【００５３】そして、ＣＰＵはＲＯＭ３８を読み出して
命令を実行することが可能である。ＣＰＵは周辺機能ブ
ロック２３を使用するときは、アドレスバス、データバ
ス、コントロールバスを制御して必要なデータを特殊機
能レジスタ３６に書き込みまたは読み出しを行うことに
よって設定する。例えば、周辺機能ブロック２３がシリ
アルＩ／Ｏであって、外部と通信を行おうとすると、Ｃ
ＰＵは、セレクタ３５の端子ｘと端子ｂを接続するよう
に特殊機能レジスタ３６を設定する。こうすると外部ピ
ンＰ４０〜Ｐ４７はシリアルＩ／Ｏ用の外部ピンとなり
通信が行える。
命令を実行することが可能である。ＣＰＵは周辺機能ブ
ロック２３を使用するときは、アドレスバス、データバ
ス、コントロールバスを制御して必要なデータを特殊機
能レジスタ３６に書き込みまたは読み出しを行うことに
よって設定する。例えば、周辺機能ブロック２３がシリ
アルＩ／Ｏであって、外部と通信を行おうとすると、Ｃ
ＰＵは、セレクタ３５の端子ｘと端子ｂを接続するよう
に特殊機能レジスタ３６を設定する。こうすると外部ピ
ンＰ４０〜Ｐ４７はシリアルＩ／Ｏ用の外部ピンとなり
通信が行える。
【００５４】周辺機能ブロック２４についても同様であ
る。また、ＣＰＵはアドレスバス、データバス、コント
ロールバスを制御してＲＡＭ３９，ポートＰ０回路２
６，ポートＰ１回路２８，ポートＰ２回路３０，ポート
Ｐ３回路３２，ポートＰ４回路３４，周辺機能ブロック
２４，周辺機能ブロック２５に対してアクセスが可能で
ある。
る。また、ＣＰＵはアドレスバス、データバス、コント
ロールバスを制御してＲＡＭ３９，ポートＰ０回路２
６，ポートＰ１回路２８，ポートＰ２回路３０，ポート
Ｐ３回路３２，ポートＰ４回路３４，周辺機能ブロック
２４，周辺機能ブロック２５に対してアクセスが可能で
ある。
【００５５】モード設定回路２１ａが周辺エミュレート
モード１を示せば、コアブロック２２、ＲＯＭ３８、Ｒ
ＡＭ３９は動作禁止状態となり、アドレスバス、データ
バス、コントロールバスをフローティングにする。ま
た、セレクタ２９，３１，３３はモード信号ビット０の
状態が１レベル（周辺エミュレートモード１又は２）な
ので、外部ピンＰ１０〜Ｐ１７はデータバスＤＢ０〜Ｄ
Ｂ７に、外部ピンＰ２０〜Ｐ２７はデータバスＤＢ８〜
ＤＢ１５に、外部ピンＰ３０〜Ｐ３７はコントロールバ
スにそれぞれ接続される。
モード１を示せば、コアブロック２２、ＲＯＭ３８、Ｒ
ＡＭ３９は動作禁止状態となり、アドレスバス、データ
バス、コントロールバスをフローティングにする。ま
た、セレクタ２９，３１，３３はモード信号ビット０の
状態が１レベル（周辺エミュレートモード１又は２）な
ので、外部ピンＰ１０〜Ｐ１７はデータバスＤＢ０〜Ｄ
Ｂ７に、外部ピンＰ２０〜Ｐ２７はデータバスＤＢ８〜
ＤＢ１５に、外部ピンＰ３０〜Ｐ３７はコントロールバ
スにそれぞれ接続される。
【００５６】また、セレクタ４０はモード信号ビット０
の状態が１レベル、ビット１の状態が０レベルなので外
部ピンＰ００〜Ｐ０７は、アドレスバスＡ０〜Ａ７に接
続される。セレクタ４１はモード信号ビット０の状態が
１レベル、ビット１の状態が０レベルなので外部ピンＰ
４０〜Ｐ４７は、ポートＰ４回路または周辺機能ブロッ
ク２３に接続される。
の状態が１レベル、ビット１の状態が０レベルなので外
部ピンＰ００〜Ｐ０７は、アドレスバスＡ０〜Ａ７に接
続される。セレクタ４１はモード信号ビット０の状態が
１レベル、ビット１の状態が０レベルなので外部ピンＰ
４０〜Ｐ４７は、ポートＰ４回路または周辺機能ブロッ
ク２３に接続される。
【００５７】よって、外部ピンＰ００〜Ｐ０７，Ｐ１０
〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７を介して周
辺機能ブロック２３，２４，２５に対してアクセスが可
能である。モード設定回路２１ａが周辺エミュレートモ
ード２を示せば、コアブロック２２、ＲＯＭ３８、ＲＡ
Ｍ３９は動作禁止状態となり、アドレスバス、データバ
ス、コントロールバスをフローティングにする。
〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７を介して周
辺機能ブロック２３，２４，２５に対してアクセスが可
能である。モード設定回路２１ａが周辺エミュレートモ
ード２を示せば、コアブロック２２、ＲＯＭ３８、ＲＡ
Ｍ３９は動作禁止状態となり、アドレスバス、データバ
ス、コントロールバスをフローティングにする。
【００５８】また、セレクタ２９，３１，３３はモード
信号ビット０の状態が１レベル（周辺エミュレートモー
ド１又は２）なので、外部ピンＰ１０〜Ｐ１７はデータ
バスＤＢ０〜ＤＢ７に、外部ピンＰ２０〜Ｐ２７はデー
タバスＤＢ８〜ＤＢ１５に、外部ピンＰ３０〜Ｐ３７は
コントロールバスにそれぞれ接続される。
信号ビット０の状態が１レベル（周辺エミュレートモー
ド１又は２）なので、外部ピンＰ１０〜Ｐ１７はデータ
バスＤＢ０〜ＤＢ７に、外部ピンＰ２０〜Ｐ２７はデー
タバスＤＢ８〜ＤＢ１５に、外部ピンＰ３０〜Ｐ３７は
コントロールバスにそれぞれ接続される。
【００５９】また、セレクタ４０はモード信号ビット０
の状態が１レベル、ビット１の状態が１レベルなので外
部ピンＰ００〜Ｐ０７は、ポートＰ０回路２６または周
辺機能ブロック２４に接続される。セレクタ４１はモー
ド信号ビット０の状態が１レベル、ビット１の状態が１
レベルなので外部ピンＰ００〜Ｐ０７は、アドレスバス
Ａ０〜Ａ７に接続される。
の状態が１レベル、ビット１の状態が１レベルなので外
部ピンＰ００〜Ｐ０７は、ポートＰ０回路２６または周
辺機能ブロック２４に接続される。セレクタ４１はモー
ド信号ビット０の状態が１レベル、ビット１の状態が１
レベルなので外部ピンＰ００〜Ｐ０７は、アドレスバス
Ａ０〜Ａ７に接続される。
【００６０】よって、外部ピンＰ４０〜Ｐ４７，Ｐ１０
〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７を介して周
辺機能ブロック２３，２４，２５に対してアクセスが可
能である。
〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７を介して周
辺機能ブロック２３，２４，２５に対してアクセスが可
能である。
【００６１】図１においてエミュレート時の動作を図２
とともに説明する。ＣＰＵエミュレートチップ１はアド
レスバス、データバス、コントロールバスを制御してエ
ミュレータ本体４内のメモリ８をアクセスして命令コー
ドを読み出して命令を実行する。
とともに説明する。ＣＰＵエミュレートチップ１はアド
レスバス、データバス、コントロールバスを制御してエ
ミュレータ本体４内のメモリ８をアクセスして命令コー
ドを読み出して命令を実行する。
【００６２】周辺エミュレートチップ２ａはモード設定
回路２１ａが周辺エミュレートモード１を示しているの
で、ＣＰＵエミュレートチップ１は外部ピンＰ００〜Ｐ
０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３
７を介して周辺機能ブロック２３，２４，２５に対して
アクセスが可能である。
回路２１ａが周辺エミュレートモード１を示しているの
で、ＣＰＵエミュレートチップ１は外部ピンＰ００〜Ｐ
０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３
７を介して周辺機能ブロック２３，２４，２５に対して
アクセスが可能である。
【００６３】例えば、周辺機能ブロック２３がシリアル
Ｉ／Ｏであって、外部と通信を行おうとすると、ＣＰＵ
エミュレートチップ１は周辺エミュレートチップ２ａの
特殊機能レジスタ３６を設定することにより、周辺エミ
ュレートチップ２ａの外部ピンＰ４０〜Ｐ４７はシリア
ルＩ／Ｏ用の外部ピンとなり通信が行える。
Ｉ／Ｏであって、外部と通信を行おうとすると、ＣＰＵ
エミュレートチップ１は周辺エミュレートチップ２ａの
特殊機能レジスタ３６を設定することにより、周辺エミ
ュレートチップ２ａの外部ピンＰ４０〜Ｐ４７はシリア
ルＩ／Ｏ用の外部ピンとなり通信が行える。
【００６４】周辺エミュレートチップ２ｂはモード設定
回路２１ａが周辺エミュレートモード２を示しているの
で、ＣＰＵエミュレートチップ１は外部ピンＰ４０〜Ｐ
４７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３
７を介して周辺機能ブロック２３，２４，２５に対して
アクセスが可能である。
回路２１ａが周辺エミュレートモード２を示しているの
で、ＣＰＵエミュレートチップ１は外部ピンＰ４０〜Ｐ
４７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３
７を介して周辺機能ブロック２３，２４，２５に対して
アクセスが可能である。
【００６５】周辺エミュレートチップ２ａの外部ピンＰ
００〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３
０〜Ｐ３７はアドレスバス、データバス、コントロール
バスなので、周辺エミュレートチップ２ａではポートＰ
０，ポートＰ１，ポートＰ２，ポートＰ３機能をエミュ
レートできないがポートＰ４は可能である。
００〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３
０〜Ｐ３７はアドレスバス、データバス、コントロール
バスなので、周辺エミュレートチップ２ａではポートＰ
０，ポートＰ１，ポートＰ２，ポートＰ３機能をエミュ
レートできないがポートＰ４は可能である。
【００６６】周辺エミュレートチップ２ｂの外部ピンＰ
４０〜Ｐ４７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３
０〜Ｐ３７はアドレスバス、データバス、コントロール
バスなので、周辺エミュレートチップ２ｂではポートＰ
４，ポートＰ１，ポートＰ２，ポートＰ３も機能をエミ
ュレートできないがポートＰ０は可能である。
４０〜Ｐ４７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３
０〜Ｐ３７はアドレスバス、データバス、コントロール
バスなので、周辺エミュレートチップ２ｂではポートＰ
４，ポートＰ１，ポートＰ２，ポートＰ３も機能をエミ
ュレートできないがポートＰ０は可能である。
【００６７】よって、周辺エミュレートチップ２ａを用
いてポートＰ４をエミュレートし、周辺エミュレートチ
ップ２ｂを用いてポートＰ０をエミュレートすることが
可能である。残りのポートはポートエミュレーションゲ
ートアレイ３ａによりポートＰ１，ポートＰ２，ポート
Ｐ３の機能をエミュレートする。
いてポートＰ４をエミュレートし、周辺エミュレートチ
ップ２ｂを用いてポートＰ０をエミュレートすることが
可能である。残りのポートはポートエミュレーションゲ
ートアレイ３ａによりポートＰ１，ポートＰ２，ポート
Ｐ３の機能をエミュレートする。
【００６８】以上のように、この実施の形態１では、ポ
ートＰ０に関してもポートＰ４と同様に周辺機能ブロッ
クの端子機能を持たせることができる。また、上記実施
の形態では周辺エミュレートモードを２つ持たせたが、
モード数を増やし、Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，
Ｐ３０〜Ｐ３７端子にセレクタ４０，４１相当の回路を
付加し、端子ｓの接続路を変更するように周辺エミュレ
ートチップを構成し、図６に示すように複数の周辺エミ
ュレートチップ２ａ〜２ｎをモード数だけ配置すること
により、更に多くのポートに周辺機能ブロックの端子機
能を持たせることができ、ポートエミュレーションゲー
トアレイを不要とすることができることは言うまでもな
い。
ートＰ０に関してもポートＰ４と同様に周辺機能ブロッ
クの端子機能を持たせることができる。また、上記実施
の形態では周辺エミュレートモードを２つ持たせたが、
モード数を増やし、Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，
Ｐ３０〜Ｐ３７端子にセレクタ４０，４１相当の回路を
付加し、端子ｓの接続路を変更するように周辺エミュレ
ートチップを構成し、図６に示すように複数の周辺エミ
ュレートチップ２ａ〜２ｎをモード数だけ配置すること
により、更に多くのポートに周辺機能ブロックの端子機
能を持たせることができ、ポートエミュレーションゲー
トアレイを不要とすることができることは言うまでもな
い。
【００６９】以上のように、この実施の形態１によれ
ば、周辺エミュレートチップを少なくとも２つ以上備
え、各周辺エミュレートチップは、各種バスを制御する
コアブロックを動作させる通常モードと前記周辺エミュ
レートチップを動作させる複数の周辺エミュレートモー
ドとを設定するモード設定回路と、この設定されたモー
ドに従って周辺機能ブロックおよび前記各種バスと外部
ピンとの接続路を変更する接続路変更手段とを備えるこ
とにより、エミュレータシステムに使用するバスの外部
ピンであっても周辺機能ブロックの端子機能を持たせる
ことができ、必要以上にピン数を増加させることがなく
なる。
ば、周辺エミュレートチップを少なくとも２つ以上備
え、各周辺エミュレートチップは、各種バスを制御する
コアブロックを動作させる通常モードと前記周辺エミュ
レートチップを動作させる複数の周辺エミュレートモー
ドとを設定するモード設定回路と、この設定されたモー
ドに従って周辺機能ブロックおよび前記各種バスと外部
ピンとの接続路を変更する接続路変更手段とを備えるこ
とにより、エミュレータシステムに使用するバスの外部
ピンであっても周辺機能ブロックの端子機能を持たせる
ことができ、必要以上にピン数を増加させることがなく
なる。
【００７０】
【発明の効果】以上のように、この発明によれば、エミ
ュレータシステムに使用するバスの外部ピンであっても
周辺機能ブロックの端子機能を持たせることができるこ
とにより、必要以上にピン数を増加させることがなくな
るという効果がある。
ュレータシステムに使用するバスの外部ピンであっても
周辺機能ブロックの端子機能を持たせることができるこ
とにより、必要以上にピン数を増加させることがなくな
るという効果がある。
【図１】 この発明の実施の形態１によるエミュレート
装置のブロック図である。
装置のブロック図である。
【図２】 この発明の実施の形態１による周辺エミュレ
ートチップのブロック図である。
ートチップのブロック図である。
【図３】 この発明の実施の形態１によるモード対応表
を示す図である。
を示す図である。
【図４】 セレクタのモード対応表を示す図である。
【図５】 他のセレクタのモード対応表を示す図であ
る。
る。
【図６】 この発明の実施の形態１によるエミュレート
装置の他の構成を示すブロック図である。
装置の他の構成を示すブロック図である。
【図７】 従来のエミュレート装置のブロック図であ
る。
る。
【図８】 従来の周辺エミュレートチップのブロック図
である。
である。
１ ＣＰＵエミュレートチップ、２ａ，２ｂ 周辺エミ
ュレートチップ、４エミュレータ本体、５ アドレスバ
ス（バス）、６ データバス（バス）、７コントロール
バス（バス）、８ メモリ、２１ モード設定回路、２
２ コアブロック、２３〜２５ 周辺機能ブロック、２
７，２９，３１，３３，３５，４０，４１ セレクタ
（接続路変更手段）、Ｐ００〜Ｐ０７，Ｐ１０〜Ｐ１
７，Ｐ２０〜Ｐ２７ Ｐ３０〜Ｐ３７，Ｐ４０〜Ｐ４７
外部ピン。
ュレートチップ、４エミュレータ本体、５ アドレスバ
ス（バス）、６ データバス（バス）、７コントロール
バス（バス）、８ メモリ、２１ モード設定回路、２
２ コアブロック、２３〜２５ 周辺機能ブロック、２
７，２９，３１，３３，３５，４０，４１ セレクタ
（接続路変更手段）、Ｐ００〜Ｐ０７，Ｐ１０〜Ｐ１
７，Ｐ２０〜Ｐ２７ Ｐ３０〜Ｐ３７，Ｐ４０〜Ｐ４７
外部ピン。
Claims (1)
- 【請求項１】 命令を格納したメモリを有し全体の制御
を行うエミュレータ本体と、前記メモリをアクセスし読
み出した命令を実行するＣＰＵエミュレートチップと、
タイマ，シリアルＩ／Ｏ等の周辺機能を実行する周辺エ
ミュレートチップとを有するエミュレート装置におい
て、前記周辺エミュレートチップを少なくとも２つ以上
備え、各周辺エミュレートチップは、各種バスを制御す
るコアブロックを動作させる通常モードと前記周辺エミ
ュレートチップを動作させる複数の周辺エミュレートモ
ードとを設定するモード設定回路と、この設定されたモ
ードに従って周辺機能ブロックおよび前記各種バスと外
部ピンとの接続路を変更する接続路変更手段とを備えた
ことを特徴とするエミュレート装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198887A JPH1139185A (ja) | 1997-07-24 | 1997-07-24 | エミュレート装置 |
| US08/980,874 US5949984A (en) | 1997-07-24 | 1997-12-01 | Emulator system |
| KR1019980002362A KR19990013307A (ko) | 1997-07-24 | 1998-01-26 | 에뮬레이트 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198887A JPH1139185A (ja) | 1997-07-24 | 1997-07-24 | エミュレート装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139185A true JPH1139185A (ja) | 1999-02-12 |
Family
ID=16398594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198887A Pending JPH1139185A (ja) | 1997-07-24 | 1997-07-24 | エミュレート装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5949984A (ja) |
| JP (1) | JPH1139185A (ja) |
| KR (1) | KR19990013307A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6408413B1 (en) * | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| IES20000160A2 (en) * | 2000-02-29 | 2001-10-17 | Internat Test Technologies | A Method and system for testing microprocessor-based boards in a manufacturing environment |
| JP4497963B2 (ja) * | 2004-03-12 | 2010-07-07 | 株式会社日立製作所 | ストレージ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BR9204660A (pt) * | 1991-12-20 | 1993-06-22 | Ibm | Sistema de rede de computadores que engloba uma interface para sistemas de computadores pequenos(scsi)para dispositivos de scsi nao locais |
| US5717903A (en) * | 1995-05-15 | 1998-02-10 | Compaq Computer Corporation | Method and appartus for emulating a peripheral device to allow device driver development before availability of the peripheral device |
| US5832251A (en) * | 1995-06-02 | 1998-11-03 | Nec Corporation | Emulation device |
-
1997
- 1997-07-24 JP JP9198887A patent/JPH1139185A/ja active Pending
- 1997-12-01 US US08/980,874 patent/US5949984A/en not_active Expired - Fee Related
-
1998
- 1998-01-26 KR KR1019980002362A patent/KR19990013307A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US5949984A (en) | 1999-09-07 |
| KR19990013307A (ko) | 1999-02-25 |
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