JPH0285934A - エミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレータさらにはエミュレータの汎用化技
術に関し、例えば異なるターゲットプロセッサへの対応
化に適用して有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータ応用機器（以下単にターゲットシ
ステムとも記す）の開発において、そのシステムデバッ
グやシステム評価を行うためのエミュレータは、ターゲ
ットシステムのためのマイクロコンピュータもしくマイ
クロプロセッサ（ターゲットプロセッサ）の機能を代行
しながらソフトウエアデバッグを可能とするものである
。

エミュレータは、ターゲットプロセッサと同等のマイク
ロコンピュータやプロセッサ（エミュレーションプロセ
ッサ）をターゲットシステムとのインタフェース部に備
え、このターゲットプロセッサにソフトウェアデバッグ
対象とされるプログラムを実行させてターゲットシスム
を代行制御する。このとき、デバッグ対象プログラムの
内容を任意に変更したりして、その制御状態をトレース
し、所定のブレークポイントでそのトレース結果を確認
可能にしながらターゲットシステムのソフトウェアデバ
ッグを支援する。

第３図には従来のエミュレータの一例が示される。第３
図に示されるエミュレータは、特に制限されないが、イ
ンタフェースケーブル２の中間に配置したエミュレーシ
ョンボッド３に１図示しないターゲットプロセッサと同
等のエミュレーションプロセッサ４を備え、そのインタ
フェースケーブル２の先端部は、実機もしくは試作機と
してのターゲットシステム７に含まれるターゲットプロ
セッサ用ソケットに結合可能にされている。このエミュ
レーションプロセッサ４は、特に制限されないが１図示
しないターゲットプロセッサの論理を所望に追加変更し
てエミュレータ本体６と信号をやりとりしながらターゲ
ットシステム７を代行制御可能に構成されている。

エミュレータ本体６にはターゲットシステム７とエミュ
レーションプロセッサ４とがやりとりする情報やエミュ
レーションプロセッサ４の内部状態に応する情報がイン
タフェースケーブル２を介してエミュレーションバス１
０に与えられ、また。

このエミュレーションバス１０を介してエミュレーショ
ンのための各種制御信号や情報がエミュレーションプロ
セッサ４に与えられるようになっている。

エミュレーションパス１０には、ターゲットシステム７
におけるデータメモリやプログラムメモリを代行するた
めのＲＡＭで成るエミュレーションメモリ１１と、エミ
ュレーションプロセッサ４の制御状態やエミュレーショ
ンバス１０の状態を監視してその状態が予め設定されて
いる状態に到達したときにエミュレーション動作をブレ
ークするためのブレークコントロール回路１２と、エミ
ュレーションバス１０に与えられるデータやアドレスさ
らには制御情報を逐次トレースして蓄えるトレース回路
１３などが夫々結合される。上記エミュレーションメモ
リ１１、ブレークコントロール回路１２、及びトレース
回路１３は、コントロールバス１５を通じてコントロー
ルプロセッサ１６の制御を受けるようになっている。上
記コン１〜ロールバス１５は、ホストインタフェース回
路１７を介してシステム開発装置１８と接続される。

なお、エミュレータについて記載された文献の例として
は１９８７年６月に日経マグロウヒル社発行の「日経デ
ータプロマイコンＪＭＣ２−３１０−００１〜０１２の
マイコン開発用システムがある。

〔発明が解決しようとする課題〕

ところでエミュレータによるシステムデバッグに際して
必要な各種条件やエミュレーション動作の起動、停止さ
らにはデバッグ対象プログラムなどはシステム開発装置
側から与えられ、これによって与えられた条件やプログ
ラムに従ってターゲットシステムのエミュレーションが
行われる。そしてターゲットシステムを代行制御するエ
ミュレーションプロセッサはターゲットプロセッサと同
等の制御機能を有することが必要とされる。したがって
、エミュレータにはターゲットプロセッサの構成に依存
する論理と依存しない論理が共存している０例えば上記
依存しない論理としてはエミュレーション動作の開始や
停止をシステム開発装置の指示に基づいて制御するコン
トロールレジスタや、エミュレーションプロセッサの動
作を１ステツプづつ実行させたり連続的に複数のステッ
プを実行させたりするための指示を与える論理などがあ
る。また、ターゲットプロセッサの構成に依存する論理
は当該ターゲットプロセッサを代替するエミュレーショ
ンプロセッサの論理やそれに密接に関係する論理などで
ある。

しかしながら、従来のエミュレータはターゲットプロセ
ッサの構成に依存する論理と依存しない論理を物理的に
区別せずに構成され、ブレークコントロール回路やエミ
ュレーションメモリさらにはトレース回路などがエミュ
レータ本体内に混在されているため、ターゲットプロセ
ッサめ種類が変わればエミュレータ本体も全て交換しな
ければならず、これによって、ターゲットプロセッサに
依存しない論理構成の有効利用を図ることができず、さ
らには各種ターゲットプロセッサのためのエミュレータ
を容易に実現し難いという問題が本発明者によって明ら
かにされた。

本発明の目的は、ターゲットプロセッサの異なる各種タ
ーゲットシステムに対するエミュレーションへの対応が
容易で、しかもこのときに内部回路の有効利用もしくは
汎用化を図ることができるエミュレータを提供すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ターゲットプロセッサの構成に依存しない論
理を含み、システム開発装置とインタフェースされる共
通部と、ターゲットプロセッサの構成に依存する論理を
含み、ターゲットシステムとインタフェースされる個別
部とを、物理的に分離可能に例えばボード又はチップで
個別的に構成し、両者をバスで結合してエミュレータを
構成するものである。

上記共通部又は個別部に、ブレーク条件設定手段とエミ
ュレーションメモリを含めることにより、その共通部及
び個別部だけでもエミュレーションが可能になる。そし
てこのようなエミュレータの機能拡張に当っては、ボー
ド又はチップで独立的に構成されたトレース・ブレーク
部を上記バスに結合したり、さらには、ボード又はチッ
プで独立的に構成されたエミュレーションメモリ部を上
記バスに結合するとよい。

〔作　用〕

上記した手段によれば、共通部と個別部が物理的に分離
されていることにより、個別部の交換によって各種ター
ゲットプロセッサに対応ず・るエミュレータを容易に実
現すると供に、共通部の汎用化を達成するものである。

〔実施例１〕 第１図には本発明の一実施例であるエミュレータが示さ
れる。

第１図に示されるエミュレータ２０は、特に制限されな
いが、夫々物理的に分離されたボード又はチップにより
構成された共通部２１、個別部２２、及びトレース・ブ
レーク部２３を含み、それらはエミュレーションバス２
４とコントロールバス２５により夫々結合されている。

上記共通部２１はシステム開発装置２６にインタフェー
スされ、また、上記個別部２２はシステムデバッグ対象
とされるターゲットシステム２７とインタフェースされ
る。

上記共通部２１はターゲットシステム２７のための図示
しないターゲットプロセッサの構成に依存しない論理と
その論理を制御するためのレジスタを含み、上記個別部
２２は上記図示しないターゲットプロセッサの構成に依
存する論理とその論理を制御するためのレジスタを含む
。ここで、図示しないターゲットプロセッサの構成に依
存しない論理と依存する論理の区別は絶対的に規定され
るものではなく、各種ターゲットプロセッサに対して共
通部２１を共通利用するという観点から個別的に決定さ
れる。この場合に共通部２１に含まれる論理構成を増や
すようにしておけば、ターゲットプロセッサ２７の種類
に応じて交換されるべき個別部２２の論理規模を小さく
することができる。

第１図に示される例において上記共通部２１には、特に
制限されないが、ホストインタフェース３０、汎用ステ
ータス・コントロールレジスタ３１、及びシェアードＲ
ＡＭ　（ランダム・アクセス・メモリ）３２が含まれる
。

ホストインタフェース３０はシステム開発装置２６に含
まれる図示なしいホストプロセッサなどとデータやアド
レス信号さらには各種制御情報をやりとりする。

上記汎用ステータス・コントロールレジスタ３１には、
特に制限されないが、エミュレーションの起動や停止を
指示するためのコントロールレジスタ、上記トレース・
ブレーク部２３によるブレークポイント制御の可否を決
定するためのコントロールレジスタ、さらにはブレーク
要因判定ビットを有するステータスレジスタなどが含ま
れる。

この汎用ステータス・コントロールレジスタ３１に対す
る制御データや状態の設定はシステム開発装置２６によ
り行われ、設定された情報はコントロールバス２５を介
してトレース・ブレーク部２３や個別部２２に与えられ
る。

上記シェアードＲＡＭ３２はシステム開発装置２６に含
まれるホストプロセッサ及び個別部２２に含まれるエミ
ュレーションプロセッサ４０の双方からアクセス可能な
共有メモリとされる。このシェアードＲＡＭ３２には、
特に制限されないが。

システムデバッグ対象とされるユーザプログラムのロー
ディング命令、個別部２２によるエミュレーション動作
の起動やりスタートに当って個別部２２の内部を制御す
るための命令などが格納される。

上記個別部２２には、特に制限されないが、ターゲット
システムインタフェース４１、エミュレーションプロセ
ッサ４０．入出力コントロールレジスタ４２．モードレ
ジスタ４３、エミュレーションＲＡＭ４４が含まれる。

エミュレーションプロセッサ４０はターゲットシステム
２７のためのターゲットプロセッサと同等の制御機能を
有し、当該ターゲットプロセッサに代わってターゲット
システム２７を制御するプロセッサである。入出力コン
トロールレジスタ４２は、特に制限されないが、ＡＳＩ
Ｃ（アプリケーション・スペシフィック・インテグレー
テッド・サーキット）展開された各種ターゲットプロセ
ッサの外部端子の配置や機能の相違を吸収するためのも
のである。上記モードレジスタ４３はエミュレーション
プロセッサ４０の動作クロックの選択、さらにはウェイ
ト要求やバス権開放要求を行うための制御ビットを有し
ている。上記エミュレーションＲＡＭ４４はターゲット
システム２７におけるデータメモリやプログラムメモリ
を代行するためのメモリとされ、ターゲットシステム２
７のアドレス空間に応じて任意にマツピングされる。

上記トレース・ブレーク部２３は、エミュレーションに
際してターゲットシステム２７とエミュレーションプロ
セッサ４ｏとの間でやりとりされるデータやアドレスさ
らには制御情報を逐次トレースして蓄えるトレースメモ
リ５０と、エミュレーションプロセッサ４０の制御状態
やターゲットシステム２７とエミュレーションプロセッ
サ４０との間でやりとりされる各種情報を監視してその
状態が予め設定されている状態に到達したときにエミュ
レーション動作をブレークするための条件が任意に設定
されるブレークメモリ５１と、このブレークメモリ５１
に設定されたブレーク条件に基づいてブレークポイント
制御を行ったり、上記トレースメモリ５０に対するトレ
ース開始条件などを制御するブレーク・トレースコント
ロール回路５２を含む。

上記コントロ−ルバス２５を介してやりとりされる信号
は、特に制限されないが１個別部２２及びトレース・ブ
レーク部２３に含まれる各種レジスタの選択信号、シス
テム開発装置２６に含まれるホストプロセッサから出力
されるアドレス信号並びにデータとそれらのストローブ
信号、さらにはブレーク検出信号やアボート信号などと
される。

また、上記エミュレーションバス２４を介してやりとり
される信号は、特に制限されないが、ターゲットシステ
ム２７とエミュレーションプロセッサ４０との間でやり
とりされる各種信号や外部プローブの入力信号、さらに
はエミュレーションプロセッサ４０によるシェアードＲ
ＡＭ３２のアクセス信号などとされる。

このように構成されたエミュレータ２０は、システム開
発装置２６に含まれるホストプロセッサの指示に基づい
てエミュレーションプロセッサ４０によるエミュレーシ
ョン動作が指示されると、このエミュレーションプロセ
ッサ４０がターゲットシステム２７を代行制御し、この
代行制御途上で得られる各種情報がトレースメモリ２３
に蓄えられ、所定のブレークポイントでそのトレース結
果を確認可能にしながらターゲットシステム２７のソフ
トウェアデバッグを支援する。

本実施例のエミュレータ２０によれば、ターゲットプロ
セッサの構成に依存しない論理やそれを制御するための
レジスタを含む共通部２１と、ターゲットプロセッサの
構成に依存する論理やそれを制御するためのレジスタを
含む個別部２２がボード又はチップで物理的に分離され
、両者はエミュレーションバス２４及びコントロールバ
ス２５で結合されることにより、個別部２２を交換する
だけで各種ターゲットプロセッサに対応するエミュレー
タを容易に実現することができる。しかもこのとき共通
部２１はターゲットプロセッサの種類に拘らず汎用化さ
れ、当該共通部２１を有効利用することができ、これに
よってエミュレータのコスト低減も可能になる。

〔実施例２〕 第２図には本発明の他の実施例であるエミュレータが示
される。

第２図に示されるエミュレータ６０は、特に制限されな
いが、夫々物理的に分離されたボードにより構成された
コントロールボード６１．デバイスコントロールロジッ
クボード６２、トレース・ブレークメモリボード６３、
エミュレーションＲＡＭボード６４、及びパフォーマン
スボード６５を含み、それらはエミュレーションバス６
６とコントロールバス６７により夫々結合されている。

上記コントロールボード６１はシステム開発装置６８に
インタフェースされ、また、上記デバイスコントロール
ロジックボード６２はシステムデバッグ対象とされるタ
ーゲットシステム６９とインタフェースされる。

上記コントロールボード６１はターゲットシステム６９
のための図示しないターゲットプロセッサの構成に依存
しない論理とその論理を制御するためのレジスタを含み
、上記デバイスコントロールロジックボード６２は上記
図示しないターゲットプロセッサの構成に依存する論理
とその論理を制御するためのレジスタを含む。ここで、
図示しないターゲットプロセッサの構成に依存しない論
理と依存する論理の区別は絶対的に規定されるものでは
なく、各種ターゲットプロセラ°すに対してコントロー
ルボード６１を共通利用するという観点から個別的に決
定される。この場合にコントロールボード６１に含まれ
る論理構成を増やすようにしておけば、ターゲットプロ
セッサ２７の種類に応じて交換されるべきデバイスコン
トロールロジックボード６２の論理規模を小さくするこ
とができる。

第２図に示される例において上記コントロールボード６
１には、特に制限されないが、ホストインタフェース７
ｏ、シェアードＲＡＭ７１、並びに各種汎用ステータス
・コントロールレジスタが含まれる。

ホストインタフェース７０はシステム開発装置６８に含
まれる図示なしいホストプロセッサなどとデータやアド
レス信号さらには各種制御情報をやりとりする。

上記シェアードＲＡＭ７１はシステム開発装置６８に含
まれるホストプロセッサ及びデバイスコントロールロジ
ックボード６２に含まれるエミュレーションプロセッサ
８１の双方からアクセス可能な共有メモリとされる。こ
のシェアードＲＡＭ７１には、特に制限されないが、シ
ステムデバッグ対象とされるユーザプログラムのローデ
ィング命令、デバイスコントロールロジックボード６２
によるエミュレーション動作の起動やりスタートに当っ
てその内部を制御したりするための命令。

さらにはエミュレーションプロセッサ８１の動作を１ス
テツプづつ実行させたり連続的に複数ステップを実行さ
せたりするための指示を与える命令などが格納される。

上記汎用ステータス・コントロールレジスタは、特に制
限されないが、エミュレーションの起動や停止を指示す
るためのエミュレーションコントロールレジスタ７２、
エミュレータ内部の記憶領域に対するメモリバンクの切
り分は設定を行うためのバンクレジスタ７３、システム
開発装置６８に含まれる図示しないホストプロセッサに
よる上記シェアードＲＡＭ７１のアクセスの可否を指示
するためのシェアードＲＡＭコントロールレジスタ７４
Ａ、７４Ｂ、シェアードＲＡＭアドレスカウンタ７５５
図示しないホストプロセッサがエミュレーションバス６
６をモニタするためのモニタレジスタ７６Ａ、モニタコ
ントロールレジスタ７６Ｂ、モニタステータスレジスタ
７６Ｃ、エミュレーションの実行時間を計数するような
タイマ７７゜及び上記トレース・ブレークメモリボード
６３がない場合にもコントロールボード７０でプログラ
ムアドレスのブレーク条件の設定を可能とするためのプ
ログラムカウンタブレークメモリ７８によって構成され
る。これら汎用ステータス・コントロールレジスタに対
する制御データや状態の設定はシステム開発装置６８に
より行われ、設定された情報はコントロールバス６７を
介してトレース・ブレークメモリボード６３、デバイス
コントロールロジックボード６２、エミュレーションＲ
ＡＭボード６４並びにパフォーマンスボード６５に必要
に応じて与え″られる。

上記デバイスコントロールロジックボード６２には、タ
ーゲットシステムインタフェース８０゜及びエミュレー
ションプロセッサ８１を含む。このエミュレーションプ
ロセッサ８１は、ターゲットシステム６９のためのター
ゲットプロセッサと同等の制御機能を有し、当該ターゲ
ットプロセッサに代わってターゲットシステム６９を制
御するプロセッサである。

デバイスコントロールロジックボード６２には。

ターゲットシステム６９におけるデータメモリやプログ
ラムメモリを代行するためのミュレーションＲＡＭ８２
が含まれ、このエミュレーションＲＡＭ８２は、マツプ
コントロールメモリ及びマツパ８３によりターゲットシ
ステム６９のアドレス空間に応じて任意にマツピングさ
れる。

さらにデバイスコントロールロジックボード６２には、
エミュレーションコントロールレジスタ８４、及びエミ
ュレーションシェアードＲＡＭコントロールレジスタ８
５Ａ、８５Ｂが含まれる。

エミュレーションコントロールレジスタ８４は、特に制
限されないが、ＡＳＩＣ（アプリケーション・スペシフ
ィック・インテグレーテッド・サーキット）展開された
各種ターゲットプロセッサの外部端子の配置や機能の相
違を吸収するための入出力制御ビットや、エミュレーシ
ョンプロセッサ８４の動作クロックの選択、さらにはウ
ェイト要求やバス権開放要求を行うための制御ビットを
有している。エミュレーションシェアードＲＡＭコント
ロールレジスタ８５Ａ、８５Ｂは、エミュレーションプ
ロセッサ８１による上記シェアードＲＡＭ７１のアクセ
スの可否を指示するための制御ビットを有する。

上記トレース・ブレークメモリボード６３は、上記コン
トロールボード１６に含まれるモニタレジスタ７６Ａや
プログラムカウンタブレークメモリ７８による機能では
不充分な場合に必要に応じて選択的に利用され得る増設
モジュールである。

このトレース・ブレークメモリボード６３には、エミュ
レーションに際してターゲットシステム６９とエミュレ
ムションプロセッサ８１との間でやりとりされるデータ
やアドレスさらには制御情報を逐次トレースして蓄える
トレースメモリ８８と、エミュレーションプロセッサ８
１の制御状態やターゲットシステム６９とエミュレーシ
ョンプロセッサ８１との間でやりとりされる各種情報を
監視してその状態が予め設定されている状態に到達した
ときにエミュレーション動作をブレークするためのプロ
グラムアドレスなどの条件が任意に設定されるブレーク
メモリ８９と、このブレークメモリ８９に設定されたブ
レーク条件に基づいてブレークポイント制御を行ったり
、上記トレースメモリ８８に対するトレース開始条件な
どを制御するその他の各種制御レジスタやステータスレ
ジスタを含む、その他の制御レジスタやステータスレジ
スタとしては、図示しないホストプロセッサによるトレ
ース・ブレークメモリボード６３内部のアクセスの可否
を指示するためのアクセスコントロ−ルレジスタ９０、
複数のブレーク条件が連続したときにブレークさせるよ
うな指示を与えるためのシーケンシャルレジスタ９１、
複数回ブレーク条件が成立したときにブレークさせるよ
うな指示を与えるためのパルスカウントレジスタ９２、
ブレークメモリ８９の設定の仕方を指示するためのブレ
ークコントロールレジスタ９３、ブレーク内容を図示し
ないホストプロセッサによって確認可能とするためのブ
レークステータスレジスタ９４、トレースの開始や停止
条件を設定するためのトレースカウンタ９５及びトレー
スコントロールステータスレジスタ９６、上記コントロ
ールボード６１に含まれるタイマ７７に対する制御状態
を示すタイマコントロールステータスレジスタ９７が含
まれる。

上記エミュレーションＲＡＭボード６４は、デバイスコ
ントロールロジックボード６２に含まれるエミュレーシ
ョンＲＡＭ８２による機能では不充分な場合に必要に応
じて選択的に利用される得る増設モジュールであり、エ
ミュレーションＲＡＭ９８とマツプコントロールメモリ
及びマツパ９９を備える。上記パフォーマンスボード６
５は、コントロールボード６１に含まれるタイマ７７の
機能では不充分な場合などに必要に応じて利用され得る
増設モジュールであり、プログラムの実行時間をカウン
トしたりする機能を有する。

上記コントロールバス６７を介してやりとりされる信号
は、特に制限されないが、デバイスコントロールロジッ
クボード６２、並びにトレース・ブレークメモリボード
６３．エミュレーションＲＡＭボード６４．パフォーマ
ンスポード６５に含まれる各種レジスタの選択信号、シ
ステム開発装置６８に含まれるホストプロセッサから出
力されるアドレス信号並びにデータとそれらのストロー
ブ信号、さらにはブレーク検出信号やアボート信号など
とされる。また、上記エミュレーションバス６６を介し
てやりとりされる信号は、特に制限されないが、ターゲ
ットシステム６９とエミュレーションプロセッサ８１と
の間でやりとりされる各種信号や外部プローブの入力信
号、さらにはエミュレーションプロセッサ８１によるシ
ェアードＲＡＭ３２のアクセス信号などとされる。

このように構成されたエミュレータ６０は、システム開
発装置６８に含まれるホストプロセッサの指示に基づい
てエミュレーションプロセッサ８１によるエミュレーシ
ョン動作が指示されると、このエミュレーションプロセ
ッサ８１がターゲットシステム６９を代行制御し、この
代行制御途上で得られる各種情報がトレースメモリ８８
に蓄えられ、所定のブレークポイントでそのトレース結
果を確認可能にしながらターゲットシステム６９のソフ
トウェアデバッグを支援する。

本実施例のエミュレータ６０によれば以下の作用効果を
得るものである。

（１）ターゲットプロセッサの構成に依存しない論理や
それを制御するためのレジスタを含むコントロールボー
ド６１と、ターゲットプロセッサの構成に依存する論理
やそれを制御するためのレジスタを含むデバイスコント
ロールロジックボード６２がボードで物理的に分離され
、両者はエミュレーションバス６６及びコントロールバ
ス６７で結合されることにより、デバイスコントロール
ロジックボード６°２を交換するだけで各種ターゲット
プロセッサに対応するエミュレータを容易に実現するこ
とができる。しかもこのときコントロールボード６１は
ターゲットプロセッサの種類に拘らず汎用化され、当該
コントロールボード６１を有効利用することができ、こ
れによってエミュレータのコスト低減も可能になる。

（２）コントロールボード６１は、プログラムカウンタ
ブレークメモリ７８によるブレークポイント制御と、モ
ニタレジスタ７６Ａなどによるエミュレーション内容の
モニタリングが可能にされ、また、デバイスコントロー
ルロジックボード６２はエミュレーションＲＡＭ８２を
含むから、共通部としてのコントロールボード６１と個
別部としてのデバイスコントロールロジックボード６２
だけでも一応のエミュレーションを行うことができる。

（３）コントロールボード６１とデバイスコントロール
ロジックボード６２によるエミュレーション機能だけで
は不充分な場合には、ターゲットシステムの規模などに
応じて必要なトレース・ブレークメモリボード６３、エ
ミュレーションＲＡＭボード６４、パフォーマンスボー
ド６５を選択してエミュレータの規模を簡単に拡大する
ことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。

実施例１における共通部２１と個別部２２に夫々含まれ
る制御論理と各種レジスタ、また、実施例２におけるコ
ントロールボード６１とデバイスコントロールロジック
ボード６２に夫々含まれる制御論理と各種レジスタは、
上記実施例に限定されず、適宜変更することができる。

例えば実施例１のトレース・ブレーク部２３は個別部２
２に含めてもよい。また、実施例２のエミュレータ６０
において、トレース・ブレークメモリボード６３、エミ
ュレーションＲＡＭボード、パフォーマンスポード６５
は省くことができ、必要に応じて所要のボードを選坂的
に増設することができる。

また、共通部２１やコントロールボード６１にホストプ
ロセッサを搭載しもよく、またそれらをホストプロセッ
サ内部に構成してもよい。

また、実施例２で説明した各ボードはチップで形成るこ
ともできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるインサーキットエミ
ュレータに適用した場合について説明したが、エミュレ
ーションを行い得る各種デバッグ装置に適用することが
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ターゲットプロセッサの構成に依存しない論
理を含み、システム開発装置とインタフェースされる共
通部と、ターゲットプロセッサの構成に依存する論理を
含み、ターゲットシステムとインタフェースされる個別
部とを、物理的に分離可能に例えばボード又はチップで
個別的に構成し、両者をバスで結合してエミュレータを
構成することにより、個別部の交換によって各種ターゲ
ットプロセッサに対応するエミュレータを容易に実現す
ることができると供に、共通部を汎用化することができ
るという効果がある。しかもこれにより、システムデバ
ッグのためのソフトウェアも共通部に関しては概ね汎用
化が可能になり、ハードウェアとソフトウェアの両面に
おいてエミュレータのトータルコストを低減することが
できる。

また、共通部又は個別部に、ブレーク条件設定手段とエ
ミュレーションメモリを含めることにより、その共通部
及び個別部だけでもエミュレーションが可能になる。ボ
ード又はチップで独立的に構成されたトレース・ブレー
ク部を上記バスに結合したり、さらには、ボード又はチ
ップで独立的に構成されたエミュレーションメモリ部を
上記バスに結合すると、ターゲットシステムの規模など
に応じたエミュレータの機能拡張を容易に行うことがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例であるエミュレータのブロッ
ク図。 第２図は本発明の一他の施例であるエミュレータのブロ
ック図、 第３図は従来のエミュレータの一例を示すブロック図で
ある。 ２１・・・共通部、２２・・・個別部、２３・・・トレ
ース・ブレーク部、２４・・・エミュレーションバス、
２５・・・コントロールバス、２６・・・システム開発
装置、２７ターゲツトシステム、６１・・・コントロー
ルボード、６２・・・デバイスコントロールロジックボ
ード、６３・・・トレース・ブレークメモリ、６４・・
・エミュレーションＲＡＭボード、６５・・・パフォー
マンスポード、６６・・・エミュレーションバス、６７
・・・コントロールバス、６８・・・システム開発装置
、６９・・・ターゲットシステム、６７Ａモニタレジス
タ、７８・・・プログラムカウンタブレークメモリ、８
２工ミユレーシヨンＲＡＭ、 ８４・・・エミュレー ションコントロールレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、ターゲットシステムの代行制御を行いながらシステ
   ムデバッグを行うためのエミュレータにおいて、上記タ
   ーゲットシステムのためのターゲットマイクロプロセッ
   サの構成に依存しない論理とその論理を制御するための
   レジスタを含み、システム開発装置とインタフェースさ
   れる共通部と、上記ターゲットプロセッサの構成に依存
   する論理とその論理を制御するためのレジスタを含み、
   ターゲットシステムとインタフェースされる個別部とを
   、物理的に分離可能に設け、両者をバスで結合して成る
   エミュレータ。 ２、上記共通部及び個別部は、夫々ボード又はチップで
   独立的に構成された請求項１記載のエミュレータ。 ３、上記共通部又は個別部は、ブレーク条件設定手段と
   エミュレーションメモリを含むものである請求項２項記
   載のエミュレータ。 ４、ボード又はチップで独立的に構成されたトレース・
   ブレーク部を上記バスに結合して成る請求項３記載のエ
   ミュレータ。 ５、ボード又はチップで独立的に構成されたエミュレー
   ションメモリ部を上記バスに結合して成る請求項４記載
   のエミュレータ。