JPH0769853B2

JPH0769853B2 - 回路内エミュレータ

Info

Publication number: JPH0769853B2
Application number: JP3509399A
Authority: JP
Inventors: エルノーク、ロビン; ティージョンソン、マーヴィン
Original assignee: アプライドマイクロシステムズコーポレイション
Priority date: 1990-05-09
Filing date: 1991-05-03
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH05506119A; US5228039A; EP0530247A1; EP0530247B1; DE69106507T2; ATE116751T1; DE69106507D1; WO1991017505A1

Description

【発明の詳細な説明】技術分野本発明は、コンピュータのソフトウエアコードの補正す
なわちデバッキングをする技術に関し、特にマイクロプ
ロセッサ・エミュレーション技術を利用するソースレベ
ル・ランタイム・ソフトウエアコード・デバッキング機
器に関する。

発明の背景現在、コンピュータ・ソフトウエアコードのデバッグを
する一般的な２つの技術がプログラマにより使用されて
いる。これらの技術は、プログラムモニタとマイクロプ
ロセッサ・エミュレータとを含む。

プログラムモニタは、コンピュータ・プログラムのデバ
ッグをすべくターゲットメモリに配置された割り込みソ
フトウエアコードである。プログラムモニタは、マイク
ロプロセッサに基づくターゲット回路の機能を制御する
主コンピュータのプログラムの動作と共同して動作しか
つそれを監視する。プログラムモニタコードは、ターゲ
ット回路に備えられた記憶位置に読み出されるかまたは
プログラムにより使用されるリードオンリーメモリ（以
下、「ROM」という。）に記憶された主プログラムコー
ドに結合された割り込みである。モニタプログラムの使
用は、モニタがプログラマに対し主プログラムから独立
して通信することができるように、万能型の非同期送受
信機または他の通信用ハードウエアをターゲット回路に
備えることが必要である。

プログラムモニタを使用すると、比較的安価であり、ま
た主プログラム内の誤りすなわちバグを発見することが
できる、という利点がある。しかし、プログラムモニタ
は、ターゲット回路に資源を必要とし、また共同するプ
ログラムコードに存在するより困難な問題の検出に有効
でない、という欠点を有する。

エミュレータは、ターゲット回路に付けられたマイクロ
プロセッサの透過動作（transeparent operation）を提
供すべく外部ハードウエアを使用する非割り込みのソフ
トウエア・デバッキング器具である。エミュレータ・マ
イクロプロセッサはターゲット回路の試験および実行の
間ターゲット・マイクロプロセッサの代わりをし、また
エミュレータはターゲット・マイクロプロセッサの入出
力端子に生じる全ての活動状態を調べる。エミュレータ
は、ターゲット・マイクロプロセッサの活動状態を監視
しかつ確実なターゲット回路信号の分析のために所定の
ポイントでマイクロプロセッサの動作を停止させる複雑
なブレークポイントシステムを提供する。

エミュレータは、全システム集積における主要な使用の
ためおよび実時間の問題を解決するために用いられてい
る。エミュレータを使用するプログラマは、プログラマ
の予備的なROMをエミュレータに配置されたオーバーレ
イのランダムアクセスメモリ（以下、「RAM」とい
う。）と取り替えることができる。オーバーレイRAM
は、ターゲット回路が物理的に不完全であり、それによ
りマイクロプロセッサの埋め込み回路の開発時間を短縮
するときに、プログラマがプログラムコードのデバッグ
をすることを許す。いくつかのタイプのエミュレータ
は、ターゲット資源の使用を必要とせず、そのためその
ようなエミュレータは非割り込みのコードデバッキング
機器と見ることができる。

エミュレータをターゲットシステムに接続するケーブル
により生じる遅延は、エミュレータの速度を制限する。
エン（Yen）の1977年７月21日付のエレクトロニクス
（「Electronics」50巻15号）108〜112頁のリアルタイ
ムのファスト・エミュレータ・デバック・8085−ベース
・マイクロコンピュータ（Fastemulator debugs 8085−
based micrcomputers in real time）に記載されている
ように、インテル社は、エミュレーティング・マイクロ
プロセッサをターゲットシステムのマイクロプロセッサ
のソケットに差し込まれるケーブルプラグで取り付ける
ことにより、そのICE−85・エミュレータの速度を改良
した。

エミュレータは、トレース・フューチァ（trace featur
e）、複雑なブレークポイントシステムおよびオーバー
レイメモリを使用することによるターゲット回路の集積
位相および時間依存性の問題の必要性を指摘している。
これらは、高価であり、完全なシステム集積には危険で
あるから、このような特徴はランタイムのデバッキング
には必要でない。このため、エミュレータの主な１つの
障害は高価であることであり、それによりマイクロプロ
セッサベースの回路設計作業に加わるソフトウエア技術
者の割合を多くすることができない。

高価なエミュレータの１つの解決法は、1997年７月付の
インテル社のエレクトリカル・デザイン・ニュース
（「Electrical Desin News」 26巻14号）212〜224頁
の機器（Instruments）に記載されているように、より
多様性のあるシステムおよびエミュレータを製作するこ
とである。いくつかのエミュレータは、エミュレータを
各種のターゲット・プロセッサに仕上げるための個人的
なモジュールまたはカードを使用する。しかし、このよ
うに万能のエミュレータは、特殊なマイクロプロセッサ
型のエミュレータに比べて遅い。

発明の概要本発明の目的は、プログラマによりデバキングをするソ
フトウエアのためのマイクロプロセッサ埋め込みターゲ
ットコンピュータシステムを廉価にかつ早期に提供する
ことにある。

本発明の他の目的は、マイクロプロセッサ埋め込みター
ゲット回路システムの開発期間が短縮する、ソフトウエ
アコード・デバッキング装置を提供することにある。

本発明のさらに他の目的は、ランタイム・コード・デバ
ッキング装置をソフトウエア設計チームの各メンバーに
廉価に提供することにより、ハードウエア技術者に対す
るソフトウエア技術者の割合を増加し、市場に提供する
までの時間を短縮することにある。

本発明のさらに他の目的は、ターゲット資源を機能に使
用しない廉価な透過性ランタイム装置を提供することに
ある。

本発明は、エミュレーション技術を使用するソースレベ
ル・ランタイム・ソフトウエアコード・デバッキング装
置に関する。

本発明のターゲットアクセスプローブは、ターゲット中
央処理ユニット入力信号を入力端子位置から受けかつタ
ーゲット中央処理ユニット出力信号を出力端子位置に発
生するターゲットアクセスプローブ中央処理ユニット
と、回路内エミュレーションプログラム命令を記憶する
回路内エミュレーションプログラムメモリ位置を含みか
つホストコマンド信号に応答して回路内エミュレーショ
ンプログラム命令したがってターゲット中央処理ユニッ
ト出力信号を発生させるためにターゲット中央処理ユニ
ットと通信する回路内エミュレーションプログラム手段
と、ターゲット中央処理ユニット入出力信号のためのホ
ストコンピュータへのおよびこれからの信号リンクを提
供する入出力信号リンク手段とを含む。ターゲットアク
セスプローブ中央処理ユニットと、回路内エミュレーシ
ョンプログラム手段とは、ターゲット回路に直接接続さ
れる手段を備える基板に配置されている。

回路内エミュレーションプログラム命令は、ターゲット
プログラムから回路内エミュレーションプログラムまで
の前記ターゲットアクセスプローブ中央処理ユニットの
動作制御を伝送する命令と、ターゲットプログラムメモ
リ位置から情報を読み出すまたはターゲットプログラム
メモリ位置に情報を書き込む命令とを含む。

対応するターゲット中央処理ユニット出力端子位置への
ターゲット中央処理ユニット出力信号と、対応するター
ゲット中央処理ユニット入力端子位置へのターゲット中
央処理ユニット入力信号とは、ホストコマンド信号に応
答して、記憶されたターゲットプログラム以外の回路内
エミュレーションプログラム命令にしたがう前記ターゲ
ット回路の性能の試験および照合に用いられる。

本発明によれば、ターゲットアクセスプローブ自体が中
央処理ユニットと回路内エミュレーションプログラム手
段とを備えているから、モニタで必要なターゲット資源
を使用する必要がないし、エミュレータにあらわれる複
雑で、高価なデバッキングの特徴を生じることがなく、
その結果、マイクロプロセッサベースの回路の開発のサ
イクルに多くの時間的余裕を与える。また、ターゲット
アクセスプローブ中央処理ユニットと、回路内エミュレ
ーションプログラム手段とは、ターゲット回路に直接接
続される手段を備える基板に配置されているから、ター
ゲット回路とプローブとの間のにおける電気信号にノイ
ズが混入するおそれがないし、電気信号の遅延が著しく
小さくなる。

本発明の好ましい実施例は、ターゲットアクセスプロー
ブ（以下、「TAP」という。）サブシステムと、通信ア
ダプタ（COMDAP）とを含み、両者はホストコンピュータ
で動作するソースレベル・デバッキング・ソフトウエア
のようなホスト分析コード源により提供されたエミュレ
ーションコマンドを処理する。TPAはマイクロプロセッ
サすなわち中央処理ユニット（以下、「CPU」とい
う。）を含み、CPUはターゲットCPU信号を受けかつホス
トコンピュータにより提供されたコマンド信号にしたが
ってターゲット回路によるソフトウエアコードの実行を
制御するためにターゲットCPU出力信号を出力する。ホ
ストコンピュータからのコマンド信号は、TAP・CPUで受
けかつターゲット回路で所望の応答を発生させる動作命
令を形成する。TAPは、また、第１のプログラマブル・
ロジックセルアレイとRAMとを含む。第１のプログラマ
ブル・ロジックセルアレイは、TAP・CPUへのおよびTAP
・CPUからのコマンドおよび信号を、特定のTAP・CPUに
適合可能のディジタル語フォーマットの信号に組合せる
べくなされた信号路に沿って回送する。RAMは、TAPがタ
ーゲット回路を制御しているとき、ターゲット回路を動
作させるべくTAPにより使用する回路内エミュレーショ
ン（以下、「ICE」という。）プログラムを記憶してい
る。

通信アダプタは、TAPから物理的に分離されており、ま
たホストコンピュータとTAPとの間のインターフェース
を提供する。通信アダプタは、第２のプログラマブル・
ロジックセルアレイと、消去可能のプログラマブルROM
（以下、「EPROM」という。）とを含む。第２のプログ
ラマブル・ロジックセルアレイは、通信アダプタへのお
よび通信アダプタからのコマンドおよびデータ信号を、
特定のホスト分析コード源とTAPとに適合可能のディジ
タル語フォーマットの信号に組合せるべくなされた信号
路に沿って回送する。EPROMは、第１および第２のプロ
グラマブル・ロジックセルアレイ内に信号路を構成する
ためのコマンドを記憶していると共に、デバッキング装
置への電力の供給開始に基づいてTAP・RAMに伝送された
TAP・ICEプログラムを記憶する。

フラットケーブルは、TAPと通信アダプタとの間に必要
な信号通信用リンクを提供する。TAPおよび通信アダプ
タの第１および第２のプログラマブル・ロジックセルア
レイに関連してEPROMを使用すると、ソフトウエア技術
者が各種のマイクロプロセッサ用のTAPおよび各種のホ
スト分析コード源用の通信アダプタを構成するソフトウ
エアコードを提供することができる。

本発明は、本発明が従来のコード変更の必要なしに、も
しくはターゲット回路または入出力回路を使用すること
なしに、ターゲット回路内のコードの実行を監視しかつ
制御する、という点でソフトウエアモニタと異なる。本
発明は、TAPのRAM位置と、通信アダプタのEPROM位置と
を含み、それにより、ターゲットRAMまたはROMを使用し
なくてもよい。通信アダプタをデバッキング装置に組み
込むと、ターゲットの万能型非同期送受信機または他の
通信用ハードウエアを使用する必要がない。

TAPにより使用するマイクロプロセッサ信号の特徴のた
め、ホストコンピュータにより運転されるソースレベル
・デバッキング・ソフトウエアは、ターゲット回路周囲
のコードを実行する間、TAP・CPUの内部機能が最高の透
過性窓をソフトウエア技術者に提供する。強力なソース
レベル・デバッキング・ソフトウエアに結合されたTAP
・CPUへの窓は、ラン−タイムの問題を解決する能力を
ソフトウエア技術者に提供する。好ましいソースレベル
・デバッキング・ソフトウエアのパッケージは、データ
構成、動的変数、およびデータブレークポイントに対し
機敏なアクセスを容易にする。ソフトウエア技術者は、
送信レジスタの状態とともに特定のターゲット位置に対
してデータの読み出しおよび書込みをすることができる
し、ソフトウエア技術者に表示するためにデバッキング
プログラムへの他のデータの読み出しおよび書込みをす
ることができる。ソフトウエア技術者は、また、コード
のダウンロードおよびアップロード、現在の値で開始す
るコードの実行、および現在の値でのコードの停止をす
ることができる。ソフトウエア技術者は、エミュレーシ
ョンをされるターゲット回路CPUにしたがってターゲッ
ト遮断資源を使用することができる。

本発明の他の目的および特徴は、好ましい実施例に関す
る詳細な説明および図面から明らかになろう。

図面の簡単な説明第１図は、フラットケーブルにより接続されたターゲッ
トアクセスプローブ（TAP）サブシステムおよび通信ア
ダプタ（COMDAP）サブシステムを含む、本発明のソフト
ウエアコード・デバッキング装置を示す図である。

第２図は、第１図に示す装置のTAPの拡大底面図であ
る。

第３図は、本発明のTAPサブシステムの機能的なブロッ
ク図である。

第４図は、本発明の通信アダプタサブシステムの機能的
なブロック図である。

第５図は、マイクロプロセッサベースのエミュレーショ
ンを実行する、本発明により使用するソフトウエアの機
能を示すブロック図である。

第６図は、操作のためにTAPおよび通信アダプタを最初
に形成するプロセスのステップを示すブロック図であ
る。

第７図は、TAPの一部として含まれたRAMのアドレスを示
す図である。

第８図は、ワイヤの配置が本発明の好ましい実施例によ
り使用された３つの信号形態をワイヤの配置により接続
することが必要な「Intel」80386マイクロプロセッサチ
ップの形態の一部を示す図である。

好ましい実施例の説明第１図は、本発明のソフトウエアコード・デバッキング
装置10の好ましい実施例を絵画的に示す。デバッキング
装置10は、ターゲットアクセスプローブ（TAP）サブシ
ステム12と通信アダプタ（COMDAP）14とを含み、両者は
取り外し可能のフラットケーブル16により互いに接続さ
れている。通信アダプタ14は、完全集中窓デバッキング
ソフトウエアプログラム（fully integrated windowed
debugging software program）を実行するホスト分析コ
ード源すなわちホストコンピュータ（図示せず）からRS
−232型の直列通信用リンク18に送られたコマンド信号
を受ける。標準のコンピュータ端子が制御コンピュータ
からのデータの送受信をすべくEIA標準RS−232により規
定された通信用プロトコルを使用することから、通信用
リンク18はRS−232型が好ましい。通信アダプタ14は、
フラットケーブル16の導電体を介してTAP12に出力する
コマンド信号の条件付けをする。

TAP12は、印刷回路基板20を含む。印刷回路基板20は、
その上面22に、マイクロプロセッサすなわち中央処理ユ
ニット（CPU）28のリードピンを受ける第１のソケット2
6と、第１のプログラマブル・ロジックセルアレイ24と
を装着している。ソケット26は、マイクロプロセッサの
リードピンと１つづつ共同する半田パッドにより印刷回
路基板20に接続されている。印刷回路基板20は下面30に
第２のソケット32を備えており、第２のソケット32は下
向きの多数のピン33（第２図参照）を有する。各ピン33
は、印刷回路基板20の導電路によりソケット26の半田パ
ッドに接続されており、またターゲット回路基板（図示
せず）のターゲットCPUの雌型ソケットに挿入される。
印刷回路基板20は、その下面にランダムアクセスメモリ
（RAM）34を備える。プログラマブル・ロジックセルア
レイ24は、正しいディジタル語フォーマットのアドレス
信号およびデータをCPU28およびRAM34に提供するのに必
要な信号通路を確立する。CPU28はターゲット回路基板
のCPUのためのソケットレセプタクルの代わりをしかつ
その作用をし、RAM34はTAP12のためにターゲット回路の
動作を制御するときにTAP12用の回路内エミュレーショ
ン（ICE）用のプログラムメモリとして作用する。

通信アダプタ14は、印刷回路基板40を含む。印刷回路基
板40は、その上面42に、第２のプログラマブル・ロジッ
クセルアレイ44と、削除可能のプログラマブル・リード
オンリーメモリ（EPROM）46とを装着している。通信ア
ダプタ14は、また、30MHzのクリスタル発振器48と、こ
れと共同する周波数分割器50とを含む。周波数分割器50
は、フラットケーブル16を介してTAP12と通信アダプタ1
4との間の高速直列コマンドおよびデータ伝送路をイネ
ーブル状態におくべく、クロック信号をプログラマブル
・ロジックセルアレイ24,44に供給する。

TAP12と通信アダプタ14は、TAP12を異なるタイプのホス
トコンピュータでの使用に適合された通信アダプタ14と
使用することができるように、および通信アダプタ14を
異なるタイプの複数のCPU28での使用に適合されたTAP12
と使用することができるように、物理的に分離可能とす
ることが好ましい。しかし、必要ならば、TAP12と通信
アダプタ14とを、異なる印刷回路基板に配置する代わり
に、共通の印刷回路基板に配置してもよい。

第３図は、TAP12の機能的なブロック図である。第３図
を参照するに、TAP12の第１のプログラマブル・ロジッ
クセルアレイ24は、データ受信用シフトレジスタ60と、
データ送信用シフトレジスタ62とを備える。シフトレジ
スタ60は通信アダプタ14からの直列ディジタルコマンド
をフラットケーブル16を介して受け、シフトレジスタ62
は直列ディジタルデータを通信アダプタ14にフラットケ
ーブル16を介して引き渡す。プログラマブル・ロジック
セルアレイ24として好適な市販のデバイスの１つは、カ
リホルニア州のザイリンクス社（XILINX,Inc.）の部品
番号XC3042のロジックセルアレイである。ロジックセル
アレイ24は、先入れ先出し方式（FIFO）の一対のバッフ
ァレジスタ64,66を備える。レジスタ64はシフトレジス
タ60の出力端子から直列ディジタルコマンドを受け、レ
ジスタ66は直列ディジタルコマンドまたはデータをシフ
トレジスタ62の入力端子に供給する。ロジックセルアレ
イ24は、通信アダプタ14（第１図を参照）のEPROM46に
記憶されたコマンドにしたがって上記したように構成さ
れている。シフトレジスタ60,62は、通信アダプタから
のおよび通信アダプタへの直列ディジタルコマンドまた
はデータを集める。

ロジックセルアレイ24の出力ポートレジスタ68は、FIFO
シフトレジスタ64からのバイト幅のディジタル語を受
け、それを所定の長さおよびCPU28用のフォーマットを
有するアドレス語およびデータ語として提供する。アド
レス語およびデータ語は、それぞれ、CPU78のアドレス
バス70およびデータバス72に別々に現れる。ロジックセ
ルアレイ24の入力ポートレジスタ74と、RAM34とは、そ
れぞれ、CPU28のアドレスバス70およびデータバス72か
らの並列的なディジタルアドレス語およびデータ語を受
ける。入力ポート74は、アドレス情報およびデータ情報
をバイト幅のフォーマットに変換し、シフトレジスタ62
および通信アダプタ14に供給すべくそれをFIFOレジスタ
66に提供する。RAM34は、デバッキング機能を実行する
ためにTAP12用のICEプログラムを表すソフトウエアコー
ドを記憶している。RAM34の内容は、以下に記載のよう
に、TAP12への電力の供給開始時にロードされる。アド
レスバス70およびデータバス72は、それぞれ、RAM34の
アドレス入力線およびデータ入力線に接続されており、
ホストコンピュータによりデバッキング装置10に提供さ
れた動作命令を公式化するコマンド信号に応答して動作
制御をする。

ロジックセルアレイ24のシフトレジスタ60および62は、
ホストコンピュータのデバッキングソフトウエアから装
置10に与えられた命令にしたがってディジタル語をCPU2
8に供給し、先の命令に応答してホストコンピュータの
ソフトウエアによる分析用のターゲットソフトウエアに
より発生された結果を表すアドレス語およびデータ語を
提供する。RAM34に記憶されたICEプログラムソフトウエ
アは、ホストコンピュータからデバッキング装置10に与
えられた命令を正しく実行する。

第３図は、導線76上のブレーク信号および導線78上のリ
セット信号をそれぞれCPU28の対応するブレーク入力端
子およびリセット入力端子に提供するTAP12を示す。ブ
レーク信号は、CPU28によるターゲットプログラムの実
行を停止させるべくホストコンピュータからの命令をFI
FOレジスタ64により受けることを意味する。リセット信
号は、ソフトウエア技術者がターゲットプログラムをそ
の開始アドレスに戻すべく第１図に示すリセット釦82を
操作することにより発生される信号に応答してリセット
回路80において発生される。ブレーク信号およびリセッ
ト信号は、以下に記載する手法でCPU28を動作させる。

第４図は、通信アダプタ14の機能的なブロック図であ
る。第４図を参照するに、通信アダプタ14の第２のプロ
グラマブル・ロジックセルアレイ44は、データ受信用シ
フトレジスタ90と、データ送信用シフトレジスタ92とを
備える。シフトレジスタ90はホストコンピュータからの
直列ディジタルコマンドを通信用リンク18を介して受
け、シフトレジスタ92は直列ディジタルデータを通信用
リンク18を介してホストコンピュータに引き渡す。ロジ
ックセルアレイ44は、ロジックセルアレイ24と同じタイ
プのものである。一対の電圧レベル変換器94および96
は、それぞれ、ホストコンピュータから受けたディジタ
ル信号およびホストコンピュータに伝送するディジタル
信号の条件付けをする。

ロジックセルアレイ44は、また、一対のFIFOバッファア
レジスタ98、100を備える。レジスタ98はシフトレジス
タ90の出力端子からのバイト幅のディジタルコマンドを
受け、レジスタ100はバイト幅のディジタルデータをシ
フトレジスタ92の入力端子に引き渡す。ロジックセルア
レイ44は、第１図に示す通信アダプタ14のEPROM46に記
憶されたコマンドにしたがって上記のように構成されて
いる。FIFOレジスタ98は、シフトレジスタ90から比較的
低いデータ率で受けたバイト幅のディジタル信号を、比
較的高いデータ率でフラットケブル16を介してTAP12に
引き渡すべく一時的に記憶する。FIFOレジスタ100は、T
AP12から高いデータ率で受けたバイト幅のディジタルデ
ータをシフトレジスタ92に引き渡し、通信用リンク18を
介してホストコンピュータに比較的低いデータ率で伝送
させるべく一時的に記憶する。

ロジックセルアレイ44の出力ポートレジスタ102は、FIF
Oレジスタ98からのバイト幅のディジタルコマンドを受
け、それを直列フォーマットの高いデータ率でTAP12の
データ受信用シフトレジスタ60にフラットケーブル16の
導電体104に引き渡す。ロジックセルアレイ44の入力ポ
ート106は、TAP12のデータ送信用シフトレジスタ62から
フラットケーブル16の導電体108に高いデータ率で伝送
された直列ディジタルデータを受ける。

ディジタルコマンドおよびディジタルデータは、TAP12
と通信アダプタ14との間を直列フォーマットで、フラッ
トケーブル16を介して10Mbpsの率で伝送される。これ
は、30MHzの発振器48と、３分の１の分割カウンタ110と
によりなされる。カウンタ110は、発振器48の出力112を
受け、10MHzのクロック信号を発生し、それを出力ポー
トレジスタ102と入力ポートレジスタ106とに供給する。
10MHzのクロック信号は、また、TAP12のデータ受信用シ
フトレジスタ60とデータ送信用シフトレジスタ62とに供
給するためにフラットケーブル16の導電体114に供給さ
れる。30MHzの発振器48の出力112はプログラマブル分周
器116に供給され、分周器116はその出力116にボーレー
トのクロック信号を発生する。このクロック信号は、ホ
ストコンピュータからの直列コマンドを受ける受信用シ
フトレジスタ90の入力と、直列データをホストコンピュ
ータに供給する送信用シフトレジスタ92の入力とに供給
される。ボーレートのクロック信号は、ホストコンピュ
ータからのコマンド信号を受けかつデータ信号をTAP12
と通信アダプタ14との間の10Mbpsの伝送率と異なる率で
ホストコンピュータに引き渡すべく通信アダプタ14をイ
ネーブル状態におく。手動のプログラマブル・ボーレー
ト切換器120は、通信アダプタ14が通信するホストコン
ピュータの種類の能力に適したボーレートの選択を容易
にする。19.2Kのボーレートは、PCタイプのホストコン
ピュータに適している。

ホストコンピュータ、TAP12および通信アダプタ14内の
コマンドおよびデータ信号の伝送は、異なる率で行なわ
れる。また、コマンドは、CPU28への伝送およびCPU28か
らの伝送のためにTAP12においてバイト幅のディジタル
フォーマットに組み立てられる。タイミングの相違に適
合させるために、ホストコンピュータ、TAP12および通
信アダプタ14内のコマンドおよびデータの伝送の調整
は、ハンドシェーキング技術により達成される。

FIFOレジスタ98はホストコンピュータに対する受信ハン
ドシェーク制御信号を電圧レベル変換器124を介して出
力端子122に発生し、FIFOレジスタ100はホストコンピュ
ータからの送信ハンドシェーク制御信号を電圧レベル変
換器128を介して受ける。２つのハンドシェーク信号
は、ホストコンピュータと通信アダプタ14との直列ディ
ジタル信号入出力ポート間のデータ伝送の信号座標を調
整する。FIFOレジスタ98は、TAP12がCPU28への情報の送
信またはCPU28からの情報の受信をすることができない
ときに、いつもFIFOレジスタ64からのTAP話中信号をフ
ラットケーブル16の導電体130を介して受ける。同様
に、FIFOレジスタ100は、通信アダプタ14が命令を処理
するときおよびTAP12のシフトレジスタ62から移される
データを受けることができないときに、いつも通信アダ
プタ話中信号をフラットケーブル16の導電体132を介し
て受ける。

EPROM46は、ロジックセルアレイ24,44のデータ通路を構
成するコマンド信号と、RAM34にオペレーティングプロ
グラムのローディングをするアドレスおよびデータ信号
とを多重の出力用導電体134に発生する。これら全ての
機能は、デバッキング装置10への電力の供給開始にとも
なって発生する。

第５図は、ターゲット回路に送られたコマンド信号を処
理しかつこのようなコマンドに応答してターゲット回路
により発生されたデータ信号を処理するソフトウエアに
組み込まれた機能を示すブロック図である。デバッキン
グ装置10は、窓付けされたソースレベル・デバッキング
ソフトウエアが組み込まれたホストコンピュータと共同
して動作する。デバッキングソフトウエアは、デバッキ
ング装置10が処理しかつランタイムの問題を解決する能
力をソフトウエア技術者に提供すべくターゲット回路に
引き渡すコマンド信号を発生する。

パッキング装置10の好ましい実施例は、「Intel」80386
型32ビットのマイクロプロセッサにより制御されるター
ゲット回路デバッキング用に設計されている。好ましい
ソースレベル・デバッキング用ソフトウエアプログラム
は、「Pharlap 386 ASM/Linkioc」アセンブリ・ソフ
トウエアと共に、「Intel OMF」のコンパティブル言語
のMicro Soft Ｃ」を維持する「VALIDATE/Soft−Scop
e III 386」であり、最高のコンパイラである。デバ
ッキング装置10の好ましい実施例は、ターゲット周囲に
おいてソフトウエアコード命令を実行するとき、「Inte
l」80386型マイクロプロセッサの内部機能への完全透過
性窓（full transparent window）をソフトウエア技術
者に提供する。

第５図を参照するに、ホストコンピュータのアプリケー
ションソフトウエア・ドライバ150は、デバッキングソ
フトウエア・アプリケーションプログラムにしたがって
Ｃコール（C call）のセットとして参照されるコマンド
信号のセットを提供する。ＣコールはASC IIリモートコ
ントロールドライバ（以下、「ARCD」という。）152に
供給され、ARCD152はＣコールのインタプリタすなわち
解釈をし、またそれを通信アダプタ14への送信に適した
フォーマットに条件付ける。ARCD152は、コマンドコー
ドおよびコマンドフィールドを有するコマンドとしてＣ
コールを解釈する。コマンドコードは、メモリ記録コマ
ンドの“M"、メモリ読み出しコマンドの“m"のように、
Ｃコールの通常のASC IIキャラクタ（７ビットのASC II
コード）である。コマンドコードは、１以上のフィール
ドコードにより続いてもよい。

ARCD152の基本コマンドのプロトコルは、ホストコンピ
ュータからＣコールを受け、ターゲット回路からデバッ
キング装置10により供給された応答を受けることであ
る。ARCD152により解釈されたコマンドは、通信アダプ
タ14によりTAP12にRS−232通信用リンク18の導電体156
に直列ディジタル信号として伝送するためにホストコン
ピュータのハードウエアに組み込まれた直列ポート154
に供給される。TAP12に供給されたコマンドは、電力の
供給開始に基づいてTAP12のRAM34に伝送されかつ通信ア
ダプタ14のEPROM46に最初に記憶されたオペレーション
プログラムにしたがって処理される。

RAM34に記憶されたICEプログラムは、デバッキング装置
10がターゲット回路の動作を制御するときターゲット回
路に提供されたターゲットプログラムの代わりをする。
第５図において、処理ブロック160は、ASC IIフォーマ
ットのコマンドを、RAM34に記憶されたプログラムによ
り、「Intel」80386型マイクロプロセッサベースのター
ゲット回路での使用のためにバイナリ・フォーマットに
変換することを示す。処理ブロック162はコマンドを解
読することを示し、処理ブロック164は、データベース
の構成、またはブレークポイントデータベースの実行ま
たは単一ステップの命令分析のような各種の機能例、な
らびに特定のコマンドを必要とするメモリのアクセスお
よびレジスタのアクセスのような各種の機能例を示す。
処理ブロック166は、「Intel」80386型マイクロプロセ
ッサ用に特に組み込まれたレジスタ・テーブルを示し、
また異種のマイクロプロセッサに選択的に使用するため
に付加的なメモリー空間に配置された付加的なレジスタ
・テーブルを破線で示す。

第６図は、ターゲット回路のデバッキングを可能にする
デバッキング装置10の動作シーケンスを示すブロック図
である。第６図を参照するに、処理ブロック200は、デ
バッキング装置10への電力の供給開始を示す。

処理ブロック202は、電力供給後、直ちに、通信アダプ
タ14およびTAP12のロジックセルアレイ44および24を構
成するために必要なコマンド信号がそれぞれEPROM46の
最下位のアドレスに対応するメモリーから引き続いて読
み出される（16進法0000で開始する。）ことを示す。

一度、ロジックセルアレイ24,44が特定のホストコンピ
ュータおよびCPU28と動作するように正しく構成される
と、EPROM46の最高アドレス（16進で8000−FFFF）に対
応するメモリ位置の２分の１の内容が処理ブロック204
で示すようにRAM34に移される。RAM34への情報の移転
は、TAP12のICEプログラムを表すファームウエアである
（好ましい実施例において、EPROM46は64Kバイトの記憶
容量を有するが、RAM34は32Kバイトの記憶容量を有し、
それにより拡大メモリ容量を有するTPA12が提供され
る）。上記の操作は、コンピュータベースの電子回路を
初期化するための通常のハードウエア技術によりなされ
る。

処理ブロック206は.Intel8086説明書に規定されている
再出発ベクトルにそのプログラムカウンタをリセットす
べく、CPU28のリセット用導電体78にロジック“1"を、
またブレーク用導電体76にロジック“0"をそれぞれ提供
することを示す。

処理ブロック208は、CPU28がターゲットCPUのレジスタ
の内容を、ICEメモリ空間が16進のアドレス60000で開始
するRAM34のICEメモリ空間に移すように、ロジック“0"
をリセット用導電体78に提供し、ロジック“1"をブレー
ク用導電体76に提供することを示す。結果として、ター
ゲットオペレーションプログラムが動作する好機となる
前、およびICEプログラムがターゲット回路を作動させ
る前に、RAM34はターゲットCPUのレジスタの内容を記憶
する。これは、ソフトウエア技術者がレジスタを通して
進めかつそれらの内容を点検することを許す。

処理ブロック210は、CPU28がRAM34に記憶されたICEプロ
グラムを実行するように、ブレーキ用導電体76にロジッ
ク“1"を与えることを示す。これは、ブレーキ用導電体
76がロジック“0"であることを必要とするターゲットプ
ログラムでデバッキング装置10が予め動作していること
を示す。

処理ブロック212は、この段階で、ソフトウエア技術者
が異なるターゲットプログラムを移すことを希望すると
き、それを実行すること示す。

デバッキング装置10は、好ましい実施例においては「In
tel」80386型32ビットのマイクロプロセッサであるCPU2
8により制御されるターゲット回路のエミュレーション
機能を実行する。エミュレーションプロセスの間、完全
な透過性能を提供するために、デバッキング装置10は、
テキサス社の80386チップ（CPUのピンに接着されていな
い）内に組み込まれたエミュレーション用ハードウエア
により提供される３つの信号状態と、いくつかの非文書
化命令の利点を有する。出願人は、IADS、IRDY、および
BREAKとして信号状態を確認し、またLOADALLおよび４つ
のMOV命令として非文書化命令を確認した（用語「非文
書化」は、「Intel」80386型マイクロプロセッサにおい
て実行される命令を引用するが、その説明書には記載さ
れていない）。

IADS（回路内エミュレーションアドレスストローブ）信
号、IRDY（回路内エミュレーションレディ）信号は、ソ
フトウエア技術者による使用のために献じられた通常４
ギガバイトのアドレス空間のイメージおよび代用として
得られる４ギガバイトのアドレス空間を与える。この付
加的な空間は、以下「IECメモリ空間」として参照し、
またRAM34のメモリ状態を表す。IECメモリ空間をアクセ
スするために、「Intel」80386型マイクロプロセッサ
は、文書化された通常のADS信号の代わりにIADS信号を
発生する。適切なIECメモリ状態は、ターゲットメモリ
システムに献じられた文書化された通常のRDY信号の代
わりに、IRDY信号を発生することによりIADS信号の受信
に応答する。

ICEメモリ空間にアドレスを発生させるように「Intel」
80386型マイクロプロセッサを作動させるいくつかの方
法がある。その１つは、ターゲットプログラムを浮遊さ
せ、16進アドレスFFFFFFF0で始まる再開ベクトルでICE
メモリ空間に記憶された命令の実行を開始させるロジッ
ク“0"をブレーク用導電体76に与えることである。ロジ
ック“0"をブレーク用導電体76に与えることは、また、
ICEメモリ空間への移送点で、「Intel」80386型マイク
ロプロセッサのレジスタの内容をICEメモリ空間のLOADA
L空間に蓄積する（これは、LOADALL領域の現在のマイク
ロプロセッサの状態を記憶する「SAVEALL」命令として
考慮することができる）。従って、ターゲットプログラ
ムの実行における現在のマイクロプロセッサの状態は、
検査、ターゲットプログラムの後の再開、または所望の
変更のために利用可能の状態にある。ブレーク信号によ
り、ソフトウエア技術者はターゲットプログラムの制御
を把握することができる。

オプコート（opcode）がOF07である非文書のLOADALL命
令を実行すると、「Intel」80386型マイクロプロセッサ
はICEメモリ空間からターゲットメモリ空間に移行す
る。LOADALL命令を実行することによりターゲットメモ
リ空間に入る前に、ターゲットコードの実行の間適宜な
ときにブレークポイントはCPU28の制御を捕捉するよう
にセットされることを必要とする。１つの方法は、実行
したときICEメモリ空間にブレーク信号を生じる命令の
ようなソフトウエアのブレークポイントをセットするこ
とである。「Intel」80386において、この命令は、信号
コードF1を有し、また実行したとき上記のように、ICE
メモリ空間のLOADALL領域のターゲットCPUの状態を蓄積
する。他の方法は、デバッグレジスタDR7のビット番号1
2にロジック“1"をセットすることである。これによ
り、「Intel」80386のハードウエアのブレークポイント
は、ターゲットメモリ空間より後のICEメモリ空間にブ
レーク信号を生じる。

ハードウエアまたはソフトウエアのブレークポイントが
生じると、CPU28はCPUの内部レジスタの内容を16進アド
レス60000で始まり、再開ベクトルまで処理し、実行を
始めるLOADALL領域に移す。

概略において、LOADALL命令を実行すると、「Intel」80
386型マイクロプロセッサは、ICEメモリ領域からターゲ
ットメモリ領域に移行するブレーク状態（すなわち、SA
VALLの実行）にすることにより、「Intel」80386型マイ
クロプロセッサの全体の状態をICEメモリ空間のLOADALL
領域に記憶することになる。ターゲットプログラムは、
非文書化LOADALL命令を実行することにより再開するこ
とができる。ブレーク状態にすることにより、マイクロ
プロセッサの状態のSAVEALLをICEメモリのアドレス6000
0に生じ、またFFFFFFF0でICEメモリ空間において実行を
始める。「Intel」80386型マイクロプロセッサのSAVEAL
L/LOADALLの性能は、ICEメモリ・アドレス60000〜60124
の記憶部であって潜在的な記述子記憶部を含む全体のマ
イクロプロセッサ状態をロードをする。

表１は、ICEメモリ空間のLOADALL領域に記憶されたター
ゲットCPUレジスタの内容のための16進アドレスを示
す。

表１アドレスマイクロプロセッサのレジスタ 60000 CRO 60004 EFLAGS 60008 EIP 6000C EDI 60010 ESI 60014 EBP 60018 ESP 6001C EBX 60020 EDX 60024 ECX 60028 EAX 6002C DR6 60030 DR7 60034 TR 60038 LDTS 6003C GS 60040 FS 60044 DS 60048 SS 6004C CS 60050 ES 60054 TSS Attributes 60058 TSS BASE 6005C TSS LIMIT 60060 IDT Attributes 60064 IDT BASE 60068 IDT LIMIT 6006C GDT Attributes 60070 GDT BASE 60074 GDT LIMIT 60078 LDT Attributes 6007C LDT BASE 60080 LDT LIMIT 60084 GS Attributes 60088 GS BASE 6008C GS LIMIT 60090 FS Attributes 60094 FS BASE 60098 FS LIMIT 6009C DS Attributes 600A0 DS BASE 600A4 DS LIMIT 600A8 SS Attributes 600AC SS BASE 600B0 SS limit 600B4 CS Attributes 600B8 CS BASE 600BC CS LIMIT 600C0 ES Attributes 600C4 ES BASE 600C8 ES LIMIT 60100 Attributes of selector recently loaded 60104 undefined 60108 Desination EIP of last JMP FAR 6010C undefined 60110 undefined 60114 undefined 60118 undefined 6011C undefined 60120 undefined 60124 VEIP Value of virtual EIP 表１の情報により、ソフトウエア技術者は、CPUレジス
タの状態を審査し、それらを変更することができる。

４つの非文書化MOV命令は、ICEメモリアドレス空間から
ターゲットメモリ読み出し書込み動作を実行する。「In
tel」80386型マイクロプロセッサ・ディスアセンブラに
含まれる４つの命令のためのニーモニクスを、それらの
オプコードおよび説明とともに、以下の表２に記載す
る。

表２において、“/r"はレジスタアドレスを特定し、“r
/m"はターゲットメモリ空間内の実行アドレスを特定す
る。ニーモニクス“MVTGT"は“Move to taget spac
e"に関し、“Byte"および“Dword"はそれぞれ８ビット
および32ビットデータに関する。（全てのアドレスは32
ビットの長さである。）上記の命令は、Intel−80386マ
イクロプロセッサの保護モードに完全に作用する。当業
者は、Intel−80386動作に対するこれらの命令の関係を
理解するであろう。

第７図は、非識別化信号および非文書化信号の実行に応
答して記憶された情報用のICEメモリ空間の開始アドレ
スの要約を示すRAM34のメモリマップを示す。保護モー
ドコード、保護モードスタック、および保護モードデー
タのためのメモリ空間のアドレス付与は、オプションで
ある。他のオプションのアドレス付与は、電力の供給開
始時に関するリアルモード・ブートコードと、ホストコ
ンピュータおよびデバッキング装置10間に伝送されるデ
ータおよび命令用のメモリ位置に関するHS（高速）シリ
アルポートポジションとである。

第８図は、CPUピンへのIADS、IRDY、およびBREAK信号の
端子をCPUピンに接続するためにIntel−80386マイクロ
プロセッサチップの幾何学的なブロック図を示す。第８
図を参照するに、詳細Ｃの矢印13E,13Fおよび詳細Ａの
矢印7Cは、それぞれ、IADS、IRDY、およびBREAK信号用
の接続線（破線で示す）の配置範囲を示す。

本発明の原理から逸脱することなしに本発明の好ましい
実施例を種々変更することができることは、当業者にと
って自明である。例えば、第１に、デバッキング装置
は、Intel−80386マイクロプロセッサ以外のCPUにより
制御されるターゲット回路と使用するように適合しても
よい。CPUの種類により、異なるデバッキング・プログ
ラム命令は、ターゲット回路周囲のコードを実行する
間、TPA・CPUの内部機能に完全透過性窓を提供すること
を必要としてもよい。第２に、プログラマブル・ロジッ
クセルアレイを、上記した機能を達成すべく電気的に接
続された個々のディジタル回路要素に置き換えてもよ
い。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョンソン、マーヴィンティーアメリカ合衆国 98012 ワシントン州ボーセルワンハンドレッドエイティースサウスイースト 4305 (56)参考文献特開平２−85934（ＪＰ，Ａ) 特開平１−307837（ＪＰ，Ａ) 特開昭61−188638（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】ターゲット回路要素の実習用の主プログラ
ム命令を記憶するメモリ位置を有するターゲット中央処
理ユニットであってターゲット中央処理ユニット入力信
号およびターゲット中央処理ユニット出力信号がそれぞ
れ現れる入力端子位置および出力端子位置を有するター
ゲット中央処理ユニットを含むターゲット回路に接続さ
れ、前記ターゲット中央処理ユニットが電気的に存在し
ないときにホストコンピュータから供給されるホストコ
マンド信号に応答して前記ターゲット回路の動作性能を
試験しかつ照合するターゲットアクセスプローブにおい
て、前記ターゲット回路に直接接続される手段を備える基板
と、ターゲット中央処理ユニット入力信号を前記入力端子位
置から受けかつターゲット中央処理ユニット出力信号を
前記出力端子位置に発生する、前記基板に配置されたタ
ーゲットアクセスプローブ中央処理ユニットと、回路内エミュレーションプログラム命令を記憶する回路
内エミュレーションプログラムメモリ位置を含みかつホ
ストコマンド信号に応答して回路内エミュレーションプ
ログラム命令したがってターゲット中央処理ユニット出
力信号を発生させるために前記ターゲット中央処理ユニ
ットと通信する回路内エミュレーションプログラム手段
であって前記回路内エミュレーションプログラム命令は
ターゲットプログラムから回路内エミュレーションプロ
グラムまでの前記ターゲットアクセスプローブ中央処理
ユニットの動作制御を伝送する命令と、ターゲットプロ
グラムメモリ位置から情報を読み出すまたはターゲット
プログラムメモリ位置に情報を書き込む命令とを含む、
前記基板に配置された回路内エミュレーションプログラ
ム手段と、ターゲット中央処理ユニット入出力信号のための前記ホ
ストコンピュータへのおよびこれからの信号リンクを提
供する入出力信号リンク手段と、を含み、前記回路内エミュレーションプログラム手段は
前記ターゲット回路以外に配置されており、対応するタ
ーゲット中央処理ユニット出力端子位置へのターゲット
中央処理ユニット出力信号と、対応するターゲット中央
処理ユニット入力端子位置へのターゲット中央処理ユニ
ット入力信号とは、ホストコマンド信号に応答して、記
憶されたターゲットプログラム以外の回路内エミュレー
ションプログラム命令にしたがう前記ターゲット回路の
性能の試験および照合に用いられる、ターゲットアクセ
スプローブ。
【請求項２】前記ターゲットアクセスプローブは、前記
回路内エミュレーションメモリ位置にアクセスするイネ
ーブル状態におく回路内エミュレーションアドレススト
ローブ信号を発生する、請求の範囲１に記載のプロー
ブ。
【請求項３】前記回路内エミュレーションプログラムメ
モリ位置は、前記回路内エミュレーションアドレススト
ローブ信号に応答して前記ターゲットアクセスプローブ
中央処理ユニットに回路内エミュレーションレディー信
号を発生する、請求の範囲２に記載のプローブ。
【請求項４】前記ターゲットアクセスプローブ中央処理
ユニットは、主プログラムメモリ位置に記憶された命令
の実行を中止しかつ前記回路内エミュレーションプログ
ラムメモリ位置に記憶された命令の実行を始めるブレー
ク信号を発生する、請求の範囲１に記載のプローブ。
【請求項５】さらに、前記ホストコマンド信号をディジ
タル語フォーマットに組み立てかつ組み立てられたコマ
ンド信号を前記ターゲットアクセスプローブ中央処理ユ
ニットに回送するターゲットアクセスプローブ信号回送
手段を含む、請求の範囲１に記載のプローブ。
【請求項６】前記ターゲットアクセスプローブ信号回送
手段は、ターゲットアクセスプローブ信号回送集積回路
を含む、請求の範囲５に記載のプローブ。
【請求項７】前記ターゲットアクセスプローブ信号回送
集積回路は、プログラム可能である、請求の範囲６に記
載のプローブ。
【請求項８】前記ターゲットアクセスプローブ信号回送
集積回路は、再プログラム可能である、請求の範囲６に
記載のプローブ。
【請求項９】前記ターゲットアクセスプローブ信号回送
集積回路は、ロジックセルアレイを含む、請求の範囲6,
7または８に記載のプローブ。
【請求項１０】さらに、前記ターゲットアクセスプロー
ブ内に信号路を構成するための情報を記憶するメモリ位
置を有するターゲットアクセスプローブ信号路構成メモ
リを含む、請求の範囲１に記載のプローブ。
【請求項１１】ターゲット中央処理ユニット入力信号お
よびターゲット中央処理ユニット出力信号がそれぞれ現
れる入力端子位置および出力端子位置を有するターゲッ
ト中央処理ユニットが電気的に存在ないときにターゲッ
トコンピュータシステムの動作性能を試験しかつ照合す
る装置において、前記ターゲットコンピュータシステムに直接接続される
手段を有する基板と、ターゲット中央処理ユニット入力
信号を前記入力端子位置から受け、ターゲット中央処理
ユニット出力信号を前記出力端子位置に発生するターゲ
ットアクセスプローブ中央処理ユニットと、回路内プロ
グラム命令を記憶する回路内プログラムメモリ位置を有
し、ホストコマンド信号に応答して回路内エミュレーシ
ョンプログラム命令にしたがってターゲット中央処理ユ
ニット出力信号を発生させるために前記ターゲットアク
セスプローブ中央処理ユニットと通信する回路内エミュ
レーションプログラム手段とを備えるターゲットアクセ
スプローブ手段と、ホスト分析コード源と前記ターゲットアクセスプローブ
手段との間のインターフェースを提供するために前記タ
ーゲットアクセスプローブ手段と共同する通信アダプタ
手段と、前記ターゲットアクセスプローブ手段と前記通信アダプ
タ手段との間のデータ通信用リンクを提供するデータ通
信リンク手段と、を含む試験照合装置。
【請求項１２】前記ターゲットアクセスプローブ手段と
前記通信アダプタ手段との一方は、前記ターゲットアク
セスプローブ手段と前記通信アダプタ手段との一方内に
信号路を構成する信号回送集積回路を含む、請求の範囲
11に記載の装置。
【請求項１３】前記信号回送集積回路は、プログラム可
能である、請求の範囲12に記載の装置。
【請求項１４】前記信号回送集積回路は、再プログラム
可能である、請求の範囲12に記載の装置。
【請求項１５】前記信号回送集積回路は、ロジックセル
アレイを含む、請求の範囲12,13または14に記載の装
置。
【請求項１６】前記ターゲットアクセスプローブ手段
は、前記ターゲットアクセスプローブ手段内に信号路を
構成するための情報を記憶するターゲットアクセスプロ
ーブ信号路構成メモリ位置を含む、請求の範囲11に記載
の装置。
【請求項１７】通信アダプタ手段は、前記通信アダプタ
内に信号路を構成するための情報を記憶するメモリ位置
を有する通信アダプタメモリを含む、請求の範囲11に記
載の装置。
【請求項１８】前記ターゲットアクセスプローブ手段
は、前記ターゲットアクセスプローブ中央処理ユニット
にコマンド信号を回送するためのターゲットアクセスプ
ローブ信号回送手段を含み、前記通信アダプタ手段は、前記通信アダプタ内に信号路
を構成するための情報を記憶するメモリ位置を有する通
信アダプタメモリを含む、請求の範囲11に記載の装置。
【請求項１９】前記通信アダプタメモリは再プログラム
可能であり、それにより、異種のホスト分析コード源に
より発生された書込みコマンド信号をイネーブル状態に
おくべく前記通信アダプタ手段内に異種の信号路を構成
する情報の記憶の能力を提供する、請求の範囲18に記載
の装置。
【請求項２０】前記ターゲットアクセスプローブはロジ
ックセルアレイを備えるターゲットアクセスプローブ信
号回送手段を含み、前記ターアゲットアクセスプローブ
・ロジックセルアレイおよび前記通信アダプタメモリの
それぞれは再プログラム可能であり、前記通信アダプタ
メモリは前記ロジックセルアレイ内に信号路を構成する
情報を記憶するために適合可能である、請求の範囲17に
記載の装置。
【請求項２１】前記ターゲットアクセスプローブ手段
は、さらに、ターゲットアクセスプローブ信号回送手段
を含み、前記回路内エミュレーションプログラムメモリ
位置は、前記通信アダプタ手段により発生されかつ前記
ターゲットアクセスプローブ信号回送手段を経て回送さ
れるコマンド信号によりもたらされる命令を記憶する、
請求の範囲11に記載の装置。
【請求項２２】前記回路内エミュレーションプログラム
手段は、ランダムアクセスメモリを含む、請求の範囲21
に記載の装置。
【請求項２３】前記通信アダプタ手段は、情報を記憶す
る通信アダプタメモリ位置を有する通信アダプタメモリ
を含み、前記ターゲットアクセスプローブ手段は情報を
記憶するメモリ位置を有するターゲットアクセスプロー
ブメモリを含み、前記通信アダプタメモリと前記ターゲ
ットアクセスプローブメモリとは互いにデータ通信可能
であり、前記通信アダプタメモリ位置に記憶された命令
は装置への電力の供給開始時に前記ターゲットアクセス
プローブ中央処理ユニットに伝送される、請求の範囲11
に記載の装置。
【請求項２４】前記ターゲットアクセスプローブ手段と
前記通信アダプタ手段とは物理的に分離されており、前
記データ通信リンク手段は前記ターゲットアクセスプロ
ーブ手段と前記通信アダプタ手段との間にコマンド信号
をもたらす電気的に絶縁された多重の導電体を含む、請
求の範囲11に記載の装置。
【請求項２５】前記導電体は、フラットケーブルを構成
する、請求の範囲24に記載の装置。
【請求項２６】前記データ通信用リンクは、前記ターゲ
ットアクセスプローブ手段が前記通信アダプタ手段にデ
ータを提供することができるか否かを前記通信アダプタ
手段に指示しかつ前記通信アダプタ手段が前記ターゲッ
トアクセスプローブ手段からデータを受けることができ
るか否かを前記ターゲットアクセスプローブ手段に指示
するハンドシェーク信号を含むデータ通信リンク手段
と、を含む請求の範囲11に記載の装置。