JPH0573697A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JPH0573697A JPH0573697A JP3219719A JP21971991A JPH0573697A JP H0573697 A JPH0573697 A JP H0573697A JP 3219719 A JP3219719 A JP 3219719A JP 21971991 A JP21971991 A JP 21971991A JP H0573697 A JPH0573697 A JP H0573697A
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- JP
- Japan
- Prior art keywords
- serial
- terminal
- clock
- serial interface
- interface function
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】多チャネルのシリアルインタフェース機能を内
蔵したマイクロコンピュータを安価に実現する。 【構成】シフトレジスタ１１０に対し、２組のシリアル
データ入力端子、シリアルデータ出力端子、クロック端
子を備え、これをシリアルチャネル選択フラグ１１１に
より選択的に切換えて使用するようになっている。
蔵したマイクロコンピュータを安価に実現する。 【構成】シフトレジスタ１１０に対し、２組のシリアル
データ入力端子、シリアルデータ出力端子、クロック端
子を備え、これをシリアルチャネル選択フラグ１１１に
より選択的に切換えて使用するようになっている。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、とくにシリアルインタフェース機能を内蔵した
マイクロコンピュータに関する。
に関し、とくにシリアルインタフェース機能を内蔵した
マイクロコンピュータに関する。
【０００２】
【従来の技術】シリアルインタフェース機能は、少ない
端子数で、データの授受ができるため多くのマイクロコ
ンピュータに内蔵されている。一般に、シリアルインタ
フェースでは、シリアルデータ入力端子、シリアルデー
タ出力端子、クロック端子の３端子を用いてデータのや
り取りを行なっている。
端子数で、データの授受ができるため多くのマイクロコ
ンピュータに内蔵されている。一般に、シリアルインタ
フェースでは、シリアルデータ入力端子、シリアルデー
タ出力端子、クロック端子の３端子を用いてデータのや
り取りを行なっている。
【０００３】近年のマイクロコンピュータ応用システム
では、応用システムの機能多様化により、１つのマイク
ロコンピュータですべての処理を行なうのが困難とな
り、主となるマイクロコンピュータにスレーブ用マイク
ロコンピュータ、電気的消去可能ＲＯＭなど複数のスレ
ーブデバイスをシリアルインタフェースで接続し、処理
を分担することで全体の制御を行なうことが多くなって
いる。
では、応用システムの機能多様化により、１つのマイク
ロコンピュータですべての処理を行なうのが困難とな
り、主となるマイクロコンピュータにスレーブ用マイク
ロコンピュータ、電気的消去可能ＲＯＭなど複数のスレ
ーブデバイスをシリアルインタフェースで接続し、処理
を分担することで全体の制御を行なうことが多くなって
いる。
【０００４】従来は、例えば３つのスレーブデバイスを
接続するため、３チャネルのシリアルインタフェースが
必要な場合に、同一のシリアルインタフェース回路ブロ
ックを３チャネルマイクロコンピュータに内蔵してい
た。
接続するため、３チャネルのシリアルインタフェースが
必要な場合に、同一のシリアルインタフェース回路ブロ
ックを３チャネルマイクロコンピュータに内蔵してい
た。
【０００５】
【発明が解決しようとする課題】この従来のシリアルイ
ンタフェースの構成では、マイクロコンピュータ全体の
回路規模の増大を招き、応用システムのコストアップと
なっていた。またさらに、内蔵されているシリアルイン
タフェース制御をマイクロコンピュータ内の１つの中央
処理装置で、３チャネル同時に行なうのは非常に難しい
ため、現実には２チャネルだけが同時に動作し、他の１
チャネルは、空き時間に利用されるといった例がほとん
どであった。したがって内蔵されたハードウェアが有効
活用されていないといった問題点もあった。
ンタフェースの構成では、マイクロコンピュータ全体の
回路規模の増大を招き、応用システムのコストアップと
なっていた。またさらに、内蔵されているシリアルイン
タフェース制御をマイクロコンピュータ内の１つの中央
処理装置で、３チャネル同時に行なうのは非常に難しい
ため、現実には２チャネルだけが同時に動作し、他の１
チャネルは、空き時間に利用されるといった例がほとん
どであった。したがって内蔵されたハードウェアが有効
活用されていないといった問題点もあった。
【０００６】
【課題を解決するための手段】本発明によるマイクロコ
ンピュータはシリアルデータ入力端子、シリアルデータ
出力端子、クロック端子を備えたシリアルインタフェー
ス機能を内蔵したもので、所定のクロック信号に同期し
てシフト動作を行なうシフトレジスタと、前記シフトレ
ジスタに接続される少なくとも２組以上のシリアルデー
タ入力端子、シリアルデータ出力端子、クロック端子を
備え、そのうちの一組を選択する手段とを備え、プログ
ラム処理により前記選択手段を操作し選択的にシリアル
インタフェース機能を使用できるようになっている。
ンピュータはシリアルデータ入力端子、シリアルデータ
出力端子、クロック端子を備えたシリアルインタフェー
ス機能を内蔵したもので、所定のクロック信号に同期し
てシフト動作を行なうシフトレジスタと、前記シフトレ
ジスタに接続される少なくとも２組以上のシリアルデー
タ入力端子、シリアルデータ出力端子、クロック端子を
備え、そのうちの一組を選択する手段とを備え、プログ
ラム処理により前記選択手段を操作し選択的にシリアル
インタフェース機能を使用できるようになっている。
【０００７】このように、従来のシリアルインタフェー
スの構成に対し、本発明は１つのシリアルインタフェー
スについて、シリアルデータ入力、出力、クロック端子
を少なくとも２組以上備えており、マイクロコンピュー
タのプログラム制御により選択的に切換えることができ
るため、安価に多チャネルのシリアルインタフェースを
内蔵することができる。
スの構成に対し、本発明は１つのシリアルインタフェー
スについて、シリアルデータ入力、出力、クロック端子
を少なくとも２組以上備えており、マイクロコンピュー
タのプログラム制御により選択的に切換えることができ
るため、安価に多チャネルのシリアルインタフェースを
内蔵することができる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明によるマイクロコンピュータ
に内蔵されたシリアルインタフェース部分を示したもの
で、図中ではマイクロコンピュータの命令動作を制御す
る実行部は示していない。シリアルインタフェース回路
は、ＳＣＫ０端子１００−３上のクロック信号に同期し
て、Ｓｉ０端子１００−２上のレベルを順次格納する８
ビットのシフトレジスタ１００、シフトレジスタ１００
のシリアルデータ出力端子であるＳＯ０端子１００−
１、クロック発生回路１０１、スリーステートバッファ
１０３、内部のクロック発生回路１０１を許可するクロ
ック選択フラグ１０２を含む。さらにシフトレジスタ１
１０、クロック発生回路１１２、スリーステートバッフ
ァ１２０，１２２、内部のクロック発生回路１１２を許
可するクロック選択フラグ１２１，１２３、シリアルチ
ャネル選択フラグ１１１および論理ゲート１１４，１１
５，１１６−１〜３，１１９−１〜３，１１７，１１８
を含む。また、マイクロコンピュータの実行部（図中不
図示）は、プログラム制御によりシフトレジスタ１０
０，１１０、クロック選択フラグ１０２，１２１，１２
３、シリアルチャネル選択フラグ１１１に対して読み書
きすることにより、シリアルインタフェース機能を制御
する。
に内蔵されたシリアルインタフェース部分を示したもの
で、図中ではマイクロコンピュータの命令動作を制御す
る実行部は示していない。シリアルインタフェース回路
は、ＳＣＫ０端子１００−３上のクロック信号に同期し
て、Ｓｉ０端子１００−２上のレベルを順次格納する８
ビットのシフトレジスタ１００、シフトレジスタ１００
のシリアルデータ出力端子であるＳＯ０端子１００−
１、クロック発生回路１０１、スリーステートバッファ
１０３、内部のクロック発生回路１０１を許可するクロ
ック選択フラグ１０２を含む。さらにシフトレジスタ１
１０、クロック発生回路１１２、スリーステートバッフ
ァ１２０，１２２、内部のクロック発生回路１１２を許
可するクロック選択フラグ１２１，１２３、シリアルチ
ャネル選択フラグ１１１および論理ゲート１１４，１１
５，１１６−１〜３，１１９−１〜３，１１７，１１８
を含む。また、マイクロコンピュータの実行部（図中不
図示）は、プログラム制御によりシフトレジスタ１０
０，１１０、クロック選択フラグ１０２，１２１，１２
３、シリアルチャネル選択フラグ１１１に対して読み書
きすることにより、シリアルインタフェース機能を制御
する。
【００１０】次に、シフトレジスタ１００を中心に動作
を説明する。シフトレジスタ１００はＳＣＫ０端子１０
０−３上のクロックに同期して、Ｓｉ０端子１００−２
上のレベルを順次取込むと同時に、シフトレジスタ１０
０に予め格納してあったデータをＳＯ０端子１００−１
にシフトアウトする８ビットのレジスタである。シフト
動作のためのクロックは、外部よりＳＣＫ０端子１００
−３に供給するか、または内部のクロック発生回路１０
１から供給する。外部よりクロックを供給する場合に
は、フラグ１０２には論理値０を設定し、スリーステー
トバッファ１０３をオフさせる。内部クロックを使用す
る場合にはクロック選択フラグ１０２に論理値１を設定
することにより、クロック発生回路１０１の出力を使用
する。クロック信号は、通常論理値１であり、シリアル
送受信のときのみ８クロックの論理値０のクロックを発
生するようになっている。
を説明する。シフトレジスタ１００はＳＣＫ０端子１０
０−３上のクロックに同期して、Ｓｉ０端子１００−２
上のレベルを順次取込むと同時に、シフトレジスタ１０
０に予め格納してあったデータをＳＯ０端子１００−１
にシフトアウトする８ビットのレジスタである。シフト
動作のためのクロックは、外部よりＳＣＫ０端子１００
−３に供給するか、または内部のクロック発生回路１０
１から供給する。外部よりクロックを供給する場合に
は、フラグ１０２には論理値０を設定し、スリーステー
トバッファ１０３をオフさせる。内部クロックを使用す
る場合にはクロック選択フラグ１０２に論理値１を設定
することにより、クロック発生回路１０１の出力を使用
する。クロック信号は、通常論理値１であり、シリアル
送受信のときのみ８クロックの論理値０のクロックを発
生するようになっている。
【００１１】シフトレジスタ１１０に対しては、シリア
ルデータ入力端子、シリアルデータ出力端子、クロック
端子が２組付加されており、シリアルチャネル選択フラ
グ１１１は、このうちどちらを使用するかを選択するフ
ラグである。シリアルチャネル選択フラグ１１１が論理
値１の場合には、シリアルデータ入力端子としてＳｉ１
端子１３０−２、シリアルデータ出力端子としてＳＯ１
端子１３０−１、クロック端子としてＳＣＫ１端子１３
０−３が選択される（以下、これらの端子をシリアルチ
ャネル１という）。Ｓｉ２端子１４０−２上のデータは
論理ゲート１１９−２により阻止され、Ｓｉ１端子１３
０−２上のデータが論理ゲート１１９−３および１１９
−１を通過し、シフトレジスタ１１０の入力となる。さ
らにシフトレジスタ１１０の出力は論理ゲート１１４，
１１５に対し共通に入力されているが、シリアルチャネ
ル選択フラグ１１１が論理値１のため、論理ゲート１１
５によりシフトレジスタ１１０出力は阻止され、ＳＯ２
端子１４０−１は常に論理値１となり、ＳＯ１端子１３
０−１に対してシフトレジスタ１１０の出力が伝達され
る。シフトレジスタ１１０へのクロックも同様にシリア
ルチャネル選択フラグ１１１の状態により選択される
が、クロック選択フラグ１２１は、クロック端子１３０
−３に対して、クロック選択フラグ１２３はクロック端
子１４０−３に対してのクロック供給の選択を指定す
る。ここでフラグ１２１が論理値０の場合、スリーステ
ートバッファ１２０はオフするので、シフトレジスタ１
１０には、ＳＣＫ１端子１３０−３上のクロックが供給
される。一方、クロック選択フラグ１２１が論理値１の
場合には、クロック発生回路１１２の出力が論理ゲート
１１７、スリーステートバッファ１２０、論理ゲート１
１６−３，１１６−１を経由してシフトレジスタ１１０
に供給される。
ルデータ入力端子、シリアルデータ出力端子、クロック
端子が２組付加されており、シリアルチャネル選択フラ
グ１１１は、このうちどちらを使用するかを選択するフ
ラグである。シリアルチャネル選択フラグ１１１が論理
値１の場合には、シリアルデータ入力端子としてＳｉ１
端子１３０−２、シリアルデータ出力端子としてＳＯ１
端子１３０−１、クロック端子としてＳＣＫ１端子１３
０−３が選択される（以下、これらの端子をシリアルチ
ャネル１という）。Ｓｉ２端子１４０−２上のデータは
論理ゲート１１９−２により阻止され、Ｓｉ１端子１３
０−２上のデータが論理ゲート１１９−３および１１９
−１を通過し、シフトレジスタ１１０の入力となる。さ
らにシフトレジスタ１１０の出力は論理ゲート１１４，
１１５に対し共通に入力されているが、シリアルチャネ
ル選択フラグ１１１が論理値１のため、論理ゲート１１
５によりシフトレジスタ１１０出力は阻止され、ＳＯ２
端子１４０−１は常に論理値１となり、ＳＯ１端子１３
０−１に対してシフトレジスタ１１０の出力が伝達され
る。シフトレジスタ１１０へのクロックも同様にシリア
ルチャネル選択フラグ１１１の状態により選択される
が、クロック選択フラグ１２１は、クロック端子１３０
−３に対して、クロック選択フラグ１２３はクロック端
子１４０−３に対してのクロック供給の選択を指定す
る。ここでフラグ１２１が論理値０の場合、スリーステ
ートバッファ１２０はオフするので、シフトレジスタ１
１０には、ＳＣＫ１端子１３０−３上のクロックが供給
される。一方、クロック選択フラグ１２１が論理値１の
場合には、クロック発生回路１１２の出力が論理ゲート
１１７、スリーステートバッファ１２０、論理ゲート１
１６−３，１１６−１を経由してシフトレジスタ１１０
に供給される。
【００１２】次にシリアルチャネル選択フラグ１１１が
論理値０の場合には、シリアルデータ入力端子としてＳ
ｉ２端子１４０−２、シリアルデータ出力端子としてＳ
Ｏ２端子１４０−１、クロック端子としてＳＣＫ２端子
１４０−３（以下、これらの端子をシリアルチャネル２
という）が選択される。シフトレジスタ１１０への入力
は論理ゲート１１９−２の働きによりＳｉ２端子１４０
−２上のデータが選択され、Ｓｉ１端子１３０−２のデ
ータは論理ゲート１１９−３により阻止される。一方シ
フトレジスタ１１０の出力は論理ゲート１１５を経由し
てＳＯ２端子１４０−１へ伝達されるが、ＳＯ１端子１
３０−１は論理ゲート１１４の働きにより論理値１に固
定される。シフトレジスタ１１０へのクロックはＳＣＫ
２端子１４０−３上のクロックが論理ゲート１１６−１
〜３の働きにより選択される。外部よりクロックを供給
するか、内部クロックを使用するかは、クロック選択フ
ラグ１２３の状態により指定される。
論理値０の場合には、シリアルデータ入力端子としてＳ
ｉ２端子１４０−２、シリアルデータ出力端子としてＳ
Ｏ２端子１４０−１、クロック端子としてＳＣＫ２端子
１４０−３（以下、これらの端子をシリアルチャネル２
という）が選択される。シフトレジスタ１１０への入力
は論理ゲート１１９−２の働きによりＳｉ２端子１４０
−２上のデータが選択され、Ｓｉ１端子１３０−２のデ
ータは論理ゲート１１９−３により阻止される。一方シ
フトレジスタ１１０の出力は論理ゲート１１５を経由し
てＳＯ２端子１４０−１へ伝達されるが、ＳＯ１端子１
３０−１は論理ゲート１１４の働きにより論理値１に固
定される。シフトレジスタ１１０へのクロックはＳＣＫ
２端子１４０−３上のクロックが論理ゲート１１６−１
〜３の働きにより選択される。外部よりクロックを供給
するか、内部クロックを使用するかは、クロック選択フ
ラグ１２３の状態により指定される。
【００１３】図２は、本発明の他の実施例の回路図であ
る。本実施例ではクロック発生回路２００が新たに実施
例１に対して追加されており、クロック発生回路１１２
はシリアルチャネル１用に、クロック発生回路２００は
シリアルチャネル２用に独自に使用する。したがって、
シリアルチャネル毎に異なる転送レートを使用すること
が容易となる。他の動作については同一であるので説明
は省略する。
る。本実施例ではクロック発生回路２００が新たに実施
例１に対して追加されており、クロック発生回路１１２
はシリアルチャネル１用に、クロック発生回路２００は
シリアルチャネル２用に独自に使用する。したがって、
シリアルチャネル毎に異なる転送レートを使用すること
が容易となる。他の動作については同一であるので説明
は省略する。
【００１４】
【発明の効果】以上説明したように本発明は、安価に多
チャネルのシリアルインタフェース機能を実現できると
いった、実用的な効果を有する。本実施例では、２チャ
ネルの例を説明したが、さらに３チャネル以上が選択で
きるようになっていても良い。
チャネルのシリアルインタフェース機能を実現できると
いった、実用的な効果を有する。本実施例では、２チャ
ネルの例を説明したが、さらに３チャネル以上が選択で
きるようになっていても良い。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
Claims (1)
- 【請求項１】 シリアルデータ入力端子、シリアルデー
タ出力端子、クロック端子を備えたシリアルインタフェ
ース機能を内蔵するマイクロコンピュータで、所定のク
ロック信号に同期してシフト動作を行なうシフトレジス
タと、前記シフトレジスタに接続される少なくとも２組
以上のシリアルデータ入力端子、シリアルデータ出力端
子、クロック端子を備え、そのうちの一組を選択する手
段とを備え、プログラム処理により前記選択手段を操作
し選択的にシリアルインタフェース機能を切換えて使用
することを特徴とするマイクロコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219719A JPH0573697A (ja) | 1991-08-30 | 1991-08-30 | マイクロコンピユータ |
| EP92114869A EP0529677B1 (en) | 1991-08-30 | 1992-08-31 | Multi-channel interface for use in microcomputer |
| US07/937,652 US5381529A (en) | 1991-08-30 | 1992-08-31 | Shift register with dual clock inputs for receiving and sending information between I/O channels and host based on external and internal clock inputs respectively |
| DE69223003T DE69223003T2 (de) | 1991-08-30 | 1992-08-31 | Vielfachkanalschnittstelle in einem Mikrocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219719A JPH0573697A (ja) | 1991-08-30 | 1991-08-30 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573697A true JPH0573697A (ja) | 1993-03-26 |
Family
ID=16739901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219719A Pending JPH0573697A (ja) | 1991-08-30 | 1991-08-30 | マイクロコンピユータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5381529A (ja) |
| EP (1) | EP0529677B1 (ja) |
| JP (1) | JPH0573697A (ja) |
| DE (1) | DE69223003T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07250069A (ja) * | 1994-03-08 | 1995-09-26 | Nikon Corp | 双方向シリアル通信機能を有する制御機器及びシリアルポート用アダプタ |
| EP0825506B1 (en) * | 1996-08-20 | 2013-03-06 | Invensys Systems, Inc. | Methods and apparatus for remote process control |
| US6212199B1 (en) * | 1997-03-18 | 2001-04-03 | Apple Computer, Inc. | Apparatus and method for interpretation and translation of serial digital audio transmission formats |
| US6691183B1 (en) | 1998-05-20 | 2004-02-10 | Invensys Systems, Inc. | Second transfer logic causing a first transfer logic to check a data ready bit prior to each of multibit transfer of a continous transfer operation |
| JP2000222280A (ja) * | 1999-01-19 | 2000-08-11 | Texas Instr Inc <Ti> | 二重クロック・システム用の後置書込みバッファ |
| US7089530B1 (en) * | 1999-05-17 | 2006-08-08 | Invensys Systems, Inc. | Process control configuration system with connection validation and configuration |
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| US6788980B1 (en) * | 1999-06-11 | 2004-09-07 | Invensys Systems, Inc. | Methods and apparatus for control using control devices that provide a virtual machine environment and that communicate via an IP network |
| US6510352B1 (en) | 1999-07-29 | 2003-01-21 | The Foxboro Company | Methods and apparatus for object-based process control |
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