JP2000222280A - 二重クロック・システム用の後置書込みバッファ - Google Patents

Abstract

(57)【要約】 【課題】 二重クロック方式のコンピュータにおいてク
ロック同期を行う間にホスト・データバスを遊ばせない
ようにする後置書込みバッファを提供する。 【解決手段】 後置書込みバッファ１２は、アドレス・
バッファ２７，データ・バッファ２９，第１のクロック
・タイミング信号，第２のクロック・タイミング信号，
アドレス・デコーダ２４，書込みイネーブル回路３１で
構成される。アドレス・バッファ２７およびデータ・バ
ッファ２９は、クロック信号が同期してデータが転送さ
れる用意ができるまでデータおよびデータの宛先アドレ
スを保持する。アドレス・デコーダ２４は、どの宛先レ
ジスタ・バイトがホスト・データバスのデータを受ける
かを決定する。書込みイネーブル回路３１は、２つのク
ロック信号を同期させて、宛先レジスタがいつデータ・
バッファ２９からデータを受けることが可能になるかを
決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、コンピュ
ータ・データバス・システムの分野に関し、特に、二重
クロック・システム用の後置書込みバッファに関する。

【０００２】

【従来の技術】コンピュータは、コンピュータが機能を
行うのに相互に通信されなければならない複数の構成要
素で構成される。この通信は内部バスを通して行われ
る。内部バスは配線の集合であり、データ，宛先アドレ
スおよび他の情報はこの配線の集合を介してコンピュー
タの１つの部分から他の部分に伝送される。このバスは
ホスト・データバスと呼ばれる場合がある。ホスト・デ
ータバスは、コンピュータの複数の構成および制御レジ
スタを含む構成ブロックに接続する。これらは、集合的
に、宛先レジスタと呼ばれる。ホスト・データバスの機
能の１つは、データおよび他の情報を構成ブロックの異
なるレジスタに転送することである。構成ブロック内の
レジスタは最高３２ビット幅まで可能であるが、ホスト
・データバスは８ビット幅または１６ビット幅であるこ
とが多い。したがって、必要な情報を構成ブロック・レ
ジスタに書き込むには多重転送を行う必要がある。

【０００３】

【発明が解決しようとする課題】ホスト・データバスと
構成ブロック・レジスタとを同じクロック源で動作させ
ればクロック同期が問題にならないので好ましいが、コ
ンピュータ・システムのこれらの２つの主構成要素は、
異なる周波数で動作する別のクロック源に接続されるこ
とが多い。したがって、ホスト・データバスからのデー
タおよび情報が構成ブロック・レジスタに転送される前
に、２つのクロック源を同期させなければならない。こ
のためにホスト・データバスは待たなければならない
が、待っている間は他の機能を実行することができな
い。クロック同期処理は、データおよび情報をコンピュ
ータの異なる部分に転送する際のボトルネックになるこ
とが多い。

【０００４】現在のコンピュータ・システムは、第１の
クロック源でクロックされるホスト・データバスが第２
のクロック源でクロックされる構成ブロック・レジスタ
に書き込む必要があるときに動作するクロック同期回路
を備える。クロック同期回路は、ホスト・データバスを
制御する４クロック・サイクルのクロックと、宛先レジ
スタを制御する３クロック・サイクルのクロックとを必
要とする。上述した二重クロック問題の現在の解決に関
連する欠点は、データおよび情報をコンピュータの他の
部分に転送するのにホスト・データバスが使えないこと
や、バスの帯域幅がむだになることである。

【０００５】このような問題があるので、別個のクロッ
ク源でクロックされるホスト・データバスおよび宛先レ
ジスタを接続する現在の方法は、効率的でなく、ホスト
・データバス内でしばしばボトルネックになる。

【０００６】

【課題を解決するための手段】上述したことから、クロ
ック同期処理が行われている間にホスト・データバスを
開放して他の機能を実行させてデータを宛先レジスタに
書き込ませるようにする、第１のクロック源によって制
御されるホスト・データバスから第２のクロック源によ
って制御される宛先レジスタにデータを転送する改善さ
れた装置および方法が必要である。本発明によれば、二
重クロック・システム用の後置書込みバッファを設け
て、ホスト・データバスと宛先レジスタとの間の従来の
相互接続に関連する欠点または問題を除きまたは軽減す
る。

【０００７】本発明の一実施の形態によれば、ホスト・
データバスと構成ブロックとに結合され、構成ブロック
のレジスタがデータを受けることができるようになるま
でホスト・データバスのデータをバッファするように機
能する後置書込みバッファが設けられる。後置書込みバ
ッファは、アドレス・デコーダと、構成ブロックの宛先
レジスタの４バイトに対応する４バイトの各バイト用の
アドレス・バッファ，データ・バッファおよび書込みイ
ネーブル回路とで構成される。後置書込みバッファは、
ホスト・データバスが第１のクロック源によって制御さ
れるとともに構成ブロックにあるすべてまたは一部の宛
先レジスタが第２のクロック源によって制御されるシス
テムに設けられる。

【０００８】本発明は、現在のコンピュータ・システム
・データバスに比べて種々の技術的利点を有する。デー
タがホスト・データバスから宛先レジスタに転送され得
るようにクロックが同期されるまで待つ間にホスト・デ
ータバスを非動作状態に維持する必要はない。また、デ
ータバスを非動作状態に維持させる必要がないので、ホ
スト・データバスの帯域幅をフルに活用することができ
る。これにより、ホスト・データバスでしばしば発生す
るボトルネックが減少し、したがって、コンピュータ全
体の性能が向上する。以下の図面，説明および特許請求
の範囲から、当業者は容易に他の例を考えることができ
る。

【０００９】

【発明の実施の形態】本発明およびその利点を完全に理
解するため、添付の図面を参照していただきたい。図面
中の同じ参照符号は同じ機能を示す。図１を参照する
と、コンピュータが参照符号６で示されている。コンピ
ュータ６は、ホスト・データバス１０と通信するＣＰＵ
８を含む。ホスト・データバス１０は、コンピュータ６
の数個の構成要素の間のすべての通信用の通信経路であ
る。ホスト・データバス１０は、構成ブロック１４に結
合された後置書込みバッファ１２に結合されている。後
置書込みバッファ１２は、ホスト・データバス１０と構
成ブロック１４との間のデータ・バッファとして動作す
る。後置書込みバッファ１２でデータをバッファするこ
とによって、ホスト・データバス１０は構成ブロック１
４がデータを受け取るのを待たずに他の機能を行うこと
ができる。

【００１０】図２を参照すると、ホスト・データバス１
０は後置書込みバッファ１２に結合されている。後置書
込みバッファ１２は、参照符号１４で示された構成ブロ
ックに結合されているとともに、ホスト・データバス１
０と構成ブロック１４と間の仲介として動作する。ホス
ト・データバス１０は、コンピュータ６の種々の構成要
素の間でデータおよび他の情報を伝送する通信リンクを
提供する。

【００１１】ホスト・データバス１０は、構成ブロック
１４のどのレジスタ３４がデータ信号１８で運ばれるデ
ータ情報の宛先であるかを示すアドレス情報を運ぶ宛先
アドレス信号１６を含む。データ信号１８は好ましくは
８ビット幅または１６ビット幅であるので、宛先アドレ
ス信号１６は、データ信号１８のデータ情報を受け始め
る宛先レジスタ３４用のバイト・アドレスを与える。ホ
スト・データバス１０は、ホスト・データバス１０がデ
ータ信号１８を後置書込みバッファ１２に転送する用意
ができているときは論理レベル「０」であるとともにホ
スト・データバス１０がデータ信号１８を後置書込みバ
ッファ１２に転送する用意ができていないときは論理レ
ベル「１」であるバッファ書込みイネーブル信号２０も
含む。ホスト・データバス１０は、第１のクロックＢＣ
ＬＫ２２によって制御される周波数で動作する。構成ブ
ロック１４の宛先レジスタ３４はＢＣＬＫ２２によって
制御される周波数で動作できるので、ＢＣＬＫ２２は後
置書込みバッファ１２に送られる。ただし、構成ブロッ
ク１４の宛先レジスタ３４の多くは、第２のクロック源
によって制御される周波数で動作するかもしれない。

【００１２】後置書込みバッファ１２は、ホスト・デー
タバス１０から構成ブロック１４の宛先レジスタ３４に
転送されるデータ用のバッファとして機能する。構成ブ
ロック１４の宛先レジスタ３４は好ましくは３２ビット
幅であるので、後置書込みバッファ１２は一度に最大３
２ビットを転送できるよう設計される。ホスト・データ
バス１０は好ましくは８ビット幅または１６ビット幅で
あるので、後置書込みバッファ１２は、ホスト・データ
バス１０からのいくつかのデータ転送を受けたのち、デ
ータを構成ブロック１４に転送する。後置書込みバッフ
ァ１２は一度に３２ビットを転送できるが、３２ビット
すべてを同時に書き込む必要がある構成ブロック１４の
宛先レジスタ３４はほとんどない。したがって、構成ブ
ロック１４の宛先レジスタ３４が３２ビットすべてを同
時に転送する必要がない限り、後置書込みバッファ１２
は使用可能になる度に各バイトのデータを転送すること
ができる。３２ビットすべてを同時に転送する必要のあ
る宛先レジスタ３４の一例として、サイクル・タイマ・
レジスタがある。他のレジスタは１６ビットを同時に転
送する必要がある。さらに他のレジスタは８ビット（す
なわち、１バイト）を同時に転送する必要がある。

【００１３】後置書込みバッファ１２はアドレス・デコ
ーダ２４を含む。アドレス・デコーダ２４は、どのクロ
ック源が構成ブロック１４の宛先レジスタ３４の動作周
波数を制御するかを判定するとともに、宛先レジスタ３
４にデータの３２ビットすべてを同時に転送する必要が
ある否か、または、宛先レジスタ３４が各バイト（すな
わち、８ビット）のデータが用意される度に受け入れる
か否かを判定するように機能する。アドレス・デコーダ
２４は、ホスト・データバス１０からのアドレス信号１
６が宛先レジスタ３４の第１，第２，第３または第４バ
イトを指すか否かを判定する。次に、アドレス・デコー
ダ２４は、この情報を用いて、後置書込みバッファ１２
の４つのバッファ領域のどれにデータおよび他の情報を
記憶するかを決定する。

【００１４】コンピュータ・システムのレジスタは、一
般に、バイト０からバイト３とラベルされた４つのバイ
トから成る。後置書込みバッファ１２は３２ビットのデ
ータを同時に転送できるので、それは宛先レジスタ３４
の４つのバイトの各バイト用のバッファ領域を含まなけ
ればならない。したがって、後置書込みバッファ１２
は、バイト０バッファ領域２６とバイト１バッファ領域
２８とバイト２バッファ領域３０とバイト３バッファ領
域３２とを含む。各バッファ領域は、データを保持し
て、宛先レジスタ３４の第１，第２，第３および第４の
バイトのいずれかにデータを転送するように機能するで
あろう。各バッファ領域は３つの異なる部分で構成され
ている。第１の部分は、１バイトのデータ用の宛先アド
レスを含むアドレスバッファ２７である。第２の部分
は、宛先レジスタ３４に転送されるべきデータのバイト
を含むデータ・バッファ２９である。データ信号１８は
好ましくは８ビット幅または１６ビット幅であるが、デ
ータバッファ２９は好ましくは８ビット幅である。した
がって、データ信号１８が１６ビット幅である場合に
は、後置書込みバッファ１２は、アドレス信号１６に従
って、２バイトのデータ信号１８をバイト０バッファ領
域２６およびバイト１バッファ領域２８とバイト２バッ
ファ領域３０およびバイト３バッファ領域３２とのいず
れかに置く。第３の部分は、データ・バッファ２９に保
持されているデータが宛先レジスタ３４にいつ転送され
るかを決定する機能を持つ書込みイネーブル回路３１で
ある。図示するように、後置書込みバッファ１２にはバ
ッファ領域毎に別々の書込みイネーブル回路３１があ
り、各バッファ領域は独立に機能することができる。し
かし、宛先レジスタ３４に３２ビットを同時に書き込む
必要があるとアドレス・デコーダ２４が判定した場合に
は、４つのバッファ領域すべてが同時に動作する。

【００１５】構成ブロック１４は、１，２，．．．，Ｍ
と番号付けされたいくつかの宛先レジスタ３４で構成さ
れる。ここで、Ｍは、構成ブロック１４のレジスタの総
数である。各宛先レジスタ３４は好ましくは４バイト幅
である。宛先レジスタ３４は、ホスト・データバス１０
の動作周波数も制御するＢＣＬＫ２２によって、また
は、第２のクロック源によって、クロックされる。構成
ブロック１４は次の構成要素も含む。どの宛先レジスタ
３４がバイト０バッファ領域２６のデータを受けるかを
決定するバイト０アドレス・デコーダ３６と、どの宛先
レジスタ３４がバイト１バッファ領域２８のデータを受
けるかを決定するバイト１アドレス・デコーダ３８と、
どの宛先レジスタ３４がバイト２バッファ領域３０のデ
ータを受けるかを決定するバイト２アドレス・デコーダ
４０と、どの宛先レジスタ３４がバイト３バッファ領域
３２のデータを受けるかを決定するバイト３アドレス・
デコーダ４２とである。構成ブロック１４のバイト・ア
ドレス・デコーダは、宛先レジスタ３４の関連するバイ
ト番号を指す。

【００１６】図３は、図１に示したコンピュータ・デー
タ通信システム内の信号経路を示す。バッファ書込みイ
ネーブル信号２０は、ホスト・データバス１０上のデー
タ信号１８がアドレス信号１６によって識別されたレジ
スタに転送される用意ができていることを後置書込みバ
ッファ１２に知らせる。ホスト・データバス１０は、後
置書込みバッファ１２のある複数の部分もクロックする
ＢＣＬＫ２２によってクロックされる。ＢＣＬＫ２２
は、構成ブロック１４にも接続されて、複数の宛先レジ
スタ３４の動作周波数を制御する。リセット信号４４
は、バイト０バッファ領域２６，バイト１バッファ領域
２８，バイト２バッファ領域３０およびバイト３バッフ
ァ領域３２のすべての構成要素がデフォルト値にリセッ
トされるべきであることを後置書込みバッファ１２に示
す。通常、リセット信号４４は、バッファ領域をクリア
するために、システムの起動時には論理レベル「０」
（すなわち、アクティブ）にセットされる。しかし、リ
セット信号４４がアクティブにセットされる場合は外に
もある。それ以外の場合には、リセット信号４４は、通
常、論理レベル「１」（すなわち、非アクティブ）にセ
ットされる。

【００１７】後置書込みバッファ１２は、上述したよう
に、アドレス・デコーダ２４と、バイト０からバイト３
の各バイト用のバッファ領域とを含む。４つのバイトの
各バイト用のバッファ領域は同じであるので、図を簡単
にするために、図３には１つのバッファ領域を示す。し
たがって、バイト０バッファ領域２６，バイト１バッフ
ァ領域２８，バイト２バッファ領域３０およびバイト３
バッファ領域３２はすべて、“２６，２８，３０，３
２”とマークされた要素によって示されている。アドレ
ス・デコーダ２４は、アドレス信号１６が示す宛先レジ
スタ３４のバイトに従って、アドレス信号１６とデータ
信号１８と書込みイネーブル信号２０とを該当するバッ
ファ領域に向ける。特に、アドレス・デコーダ２４は、
アドレス信号１６が示す宛先レジスタ３４のバイトに従
って、アドレス信号１６を宛先アドレス５４に、データ
１８をデータ信号５６に、書込みイネーブル信号２０を
バッファ書込みイネーブル信号５８に向ける。ＢＣＬＫ
２２とリセット信号４４とは４つのバッファ領域のそれ
ぞれに直接接続されている。

【００１８】アドレス・デコーダ２４は、どのクロック
源が宛先レジスタ３４の動作周波数を制御するかを判定
するとともに、宛先レジスタ３４がＢＣＬＫ２２によっ
てクロックされているのに応じてクロック選択信号４６
を論理レベル「１」にセットする。宛先レジスタ３４が
第２のクロックＮＣＬＫ４８によってクロックされる場
合には、クロック選択信号４６は論理レベル「０」にセ
ットされる。アドレス・デコーダ２４は、どのクロック
源が宛先レジスタ３４に接続されているかを判定したの
ちに、後置書込みバッファ１２がデータを宛先レジスタ
３４に転送する前に用意されていなければならないバイ
ト数を決定する。宛先レジスタ３４がＢＣＬＫ２２によ
ってクロックされるとともに、後置書込みバッファ１２
が宛先レジスタ３４にデータを転送する前に多重バイト
を用意する必要がある場合には、アドレス・デコーダ２
４は、データ・バッファ領域内のデータが宛先レジスタ
３４に転送されることを避けるために、ＢＣＬＫ書込み
保留５０を論理レベル「１」にセットする。すべての必
要なバイトがバッファ領域に用意されると、すべての必
要なバイトのＢＣＬＫ書込み保留５０信号は、ＢＣＬＫ
２２の次のリーディングエッジでデータ転送が行われる
ことを許可する論理レベル「０」にセットされる。宛先
レジスタ３４がＮＣＬＫ４８によってクロックされる場
合には、アドレス・デコーダ２４がＮＣＬＫ書込み保留
信号５２を適当な値にセットすることを除いては、同じ
処理が行われる。

【００１９】アドレス・バッファ６０は、宛先アドレス
５４とＢＣＬＫ２２信号とバッファ書込みイネーブル信
号５８とを含むアドレス・デコーダ２４からの信号を受
ける。アドレスバッファ６０は、データ・バッファ６２
に保持される関連データが宛先レジスタ３４に転送され
る用意ができるまで、アドレス信号１６によって示され
る宛先アドレスを保持する。

【００２０】データ・バッファ６２は、宛先レジスタ３
４に転送される用意ができるまで、データ信号１８から
のデータを保持する。データ・バッファ６２は、データ
５６とバッファ書込みイネーブル信号５８とを含むアド
レス・デコーダ２４からの入力信号を受ける。データ・
バッファはＢＣＬＫ２２信号も受ける。

【００２１】書込みイネーブル回路６４は、宛先アドレ
ス５４によって示されるレジスタにいつデータ５６が書
き込まれるかを決定する。書込みイネーブル回路６４は
次の入力信号を受ける。バッファ書込みイネーブル信号
５８と、ＢＣＬＫ２２信号と、クロック選択信号４６
と、ＢＣＬＫ書込み保留信号５０と、ＮＣＬＫ４８信号
と、ＮＣＬＫ書込み保留信号５２とである。書込みイネ
ーブル回路６４は、これらの信号を処理し、また、宛先
レジスタ３４がＢＣＬＫ２２によってクロックされるこ
とをクロック選択信号４６が示すときには、論理レベル
「０」（すなわち、アクティブ）のＢＣＬＫ書込みイネ
ーブル信号６６を発生できる。書込みイネーブル回路６
４は、宛先レジスタ３４がＮＣＬＫ４８によってクロッ
クされることをクロック選択信号４６が示すときには、
論理レベル「０」（すなわち、アクティブ）のＮＣＬＫ
書込みイネーブル信号６８を発生できる。最後に、書込
みイネーブル回路６４は、論理レベル「１」のときにバ
ッファ領域が情報を受けたが宛先レジスタ３４にその情
報をまだ転送していないことを示す書込みビジー信号７
０を発生できる。書込みビジー信号７０は、状態信号で
あり、また、ホスト・データバス１０によって使用され
て、ホスト・データバス１０の情報を後置書込みバッフ
ァ１２に転送できることを示す論理レベル「０」にいつ
書込みイネーブル信号２０をセットするかを決定でき
る。

【００２２】図４は、後置書込みバッファ１２内の単一
のバッファ領域を示すブロック図である。このバッファ
領域は、バイト０バッファ領域２６，バイト１バッファ
領域２８，バイト２バッファ領域３０またはバイト３バ
ッファ領域３２を示す。アドレス・バッファ６０は、イ
ネーブル入力を持つＤ型フリップフロップから構成され
る。イネーブル信号は、バッファ書込みイネーブル信号
５８が論理レベル「０」になるまでアドレス・バッファ
６０のＤ型フリップフロップがクロック信号を無視する
ようにする。したがって、アドレス・バッファ６０は、
バッファ書込みイネーブル信号５８が論理レベル「０」
になるまで状態が変わらない。アドレス・バッファ６０
は、データバッファ６２に保持されているデータ５６を
宛先レジスタ３４に転送できると書込みイネーブル回路
６４が決定するまで、宛先アドレス５４を保持するよう
に機能する。

【００２３】データ・バッファ６２は、イネーブル入力
を持つＤ型フリップフロップで構成される。データ・バ
ッファ６２のイネーブル入力は、アドレス・バッファ６
０のイネーブル入力と同様に動作する。データ・バッフ
ァ６２は、データ５６を宛先レジスタ３４に転送できる
と書込みイネーブル回路６４が決定するまで、データ５
６を保持する。書込みイネーブル回路６４は、次のよう
にしてこれを決定する。その入力を処理するとともに、
クロック選択信号４６によって示される宛先レジスタ３
４の動作周波数をどのクロック源が決定するかに従って
ＢＣＬＫ書込みイネーブル信号６６またはＮＣＬＫ書込
みイネーブル信号６８を発生する。

【００２４】書込みイネーブル回路６４は、論理的に、
３つの部分に分割することができる。第１は、ＢＣＬＫ
書込みイネーブル回路７２である。第２は、ＮＣＬＫ書
込みイネーブル回路７４であり、第３は、書込みビジー
回路７５である。書込みビジー回路７５は、ＢＣＬＫ２
２信号と、ＢＣＬＫ書込みイネーブル回路７２およびＮ
ＣＬＫ書込みイネーブル回路７４のそれぞれからの信号
とを受ける。クロック選択信号４６はＢＣＬＫ書込みイ
ネーブル信号６６およびＮＣＬＫ書込みイネーブル信号
６８のどちらを発生する必要があるかを決定するので、
書込みイネーブル回路６４の最初の２つの部分はクロッ
ク選択信号４６を共有する。

【００２５】ＢＣＬＫ書込みイネーブル回路７２は、Ｂ
ＣＬＫ２２によってクロックされる２つのＤ型フリップ
フロップ（すなわち、フリップフロップ７６およびフリ
ップフロップ７８）で構成される。フリップフロップ７
６は、アドレス・バッファ６０およびデータ・バッファ
６２のイネーブル入力と同じように機能するイネーブル
入力を含む。本発明の後置書込みバッファ１２について
は、すべての書込みイネーブル信号は、好ましくは、論
理レベル「０」にセットされたときはアクティブであ
り、論理レベル「１」にセットされたときは非アクティ
ブである。アクティブ書込みイネーブル信号は、データ
が１つの点から他の点に転送されることを許す。非アク
ティブ書込みイネーブル信号は、書込みイネーブル信号
がアクティブになったときに該当のクロックの次のリー
ディングエッジまでデータ転送を保持する。

【００２６】クロック選択信号４６が（宛先レジスタ３
４がＢＣＬＫ２２によってクロックされることを示す）
論理レベル「１」であり、かつ、バッファ書込みイネー
ブル信号５８が論理レベル「０」である場合には、フリ
ップフロップ７６はイネーブルされるとともに、フリッ
プフロップ７６のＱ出力は論理レベル「０」にされる。
クロック選択信号４６が論理レベル「０」である場合、
または、バッファ書込みイネーブル信号５８が論理レベ
ル「１」である場合には、フリップフロップ７６はイネ
ーブルされず、状態も変化は起こらない。フリップフロ
ップ７６のＱ出力は、フリップフロップ７８のＤ入力に
結合されるＯＲ論理ゲートに結合される。フリップフロ
ップ７６とは異なり、フリップフロップ７８はイネーブ
ル入力を持たない。したがって、フリップフロップ７８
はＢＣＬＫ２２信号のリーディングエッジの度に状態を
変える。フリップフロップ７６のＱ出力が論理レベル
「０」であり、かつ、ＢＣＬＫ書込み保留５０が論理レ
ベル「０」である場合には、フリップフロップ７８のＱ
出力は論理レベル「０」になり、したがって、ＢＣＬＫ
書込みイネーブル信号６６は論理レベル「０」（すなわ
ち、アクティブ）になる。フリップフロップ７６のＱ出
力が論理レベル「１」である場合、または、ＢＣＬＫ書
込み保留５０が論理レベル「１」である場合には、フリ
ップフロップ７８のＱ出力は論理レベル「１」になり、
したがって、ＢＣＬＫ書込みイネーブル信号６６は論理
レベル「１」（すなわち、非アクティブ）になる。

【００２７】フリップフロップ７８のプリセット入力は
リセット信号４４と結合されている。リセット信号４４
が論理レベル「０」になると、フリップフロップ７８の
Ｑ出力は初期化されて論理レベル「１」とされる。ＢＣ
ＬＫ書込みイネーブル信号６６が論理レベル「０」（す
なわち、アクティブ）である場合、または、リセット信
号４４が論理レベル「０」（すなわち、アクティブ）で
ある場合には、論理レベル「０」がフリップフロップ７
６のプリセット入力に送られて、フリップフロップ７６
のＱ出力をプリセットして論理レベル「１」にする。言
い換えると、ＢＣＬＫ書込みイネーブル信号６６がアク
ティブにセットされるとすぐに、フリップフロップ７６
はリセットされて、次のアクティブ書込みイネーブル信
号を発生する必要があると回路が決定するまで非アクテ
ィブ書込みイネーブル信号を発生する。

【００２８】ＮＣＬＫ書込みイネーブル回路７４は、３
個のフリップフロップ（すなわち、フリップフロップ８
０，フリップフロップ８２およびフリップフロップ８
４）で構成される。フリップフロップ８０は、アドレス
・バッファ６０，データ・バッファ６２およびフリップ
フロップ７６のイネーブル入力と同様に動作するイネー
ブル入力を含む。フリップフロップ８０はＢＣＬＫ２２
によってクロックされ、また、フリップフロップ８２お
よびフリップフロップ８４はＮＣＬＫ４８によってクロ
ックされる。バッファ書込みイネーブル信号５８が論理
レベル「０」であり、かつ、クロック選択信号４６が論
理レベル「０」である場合には、フリップフロップ８０
は状態が変わって、そのＱ出力に論理レベル「０」を発
生する。そうでない場合には、フリップフロップ８０は
そのデフォルト状態に維持され、そのＱ出力は論理レベ
ル「１」である。

【００２９】フリップフロップ８０は、宛先レジスタ３
４がＮＣＬＫ４８によってクロックされることと、デー
タ・バッファ６２のデータが宛先レジスタ３４に転送さ
れる前にＢＣＬＫ２２とＮＣＬＫ４８とが同期させられ
なければならないこととをＮＣＬＫ書込みイネーブル回
路７４に示す。フリップフロップ８０のＱ出力は、イネ
ーブル入力を含まないフリップフロップ８２に結合され
ている。したがって、フリップフロップ８０のＱ出力
は、ＮＣＬＫ４８の各リーディングエッジで状態が変わ
る。フリップフロップ８０およびフリップフロップ８２
は本発明のクロック同期化機能を含む。フリップフロッ
プ８０のＱ出力が論理レベル「０」レベルになると、フ
リップフロップ８２はＮＣＬＫ４８の次のリーディング
エッジでそのＱ出力に論理レベル「０」を発生する。フ
リップフロップ８２のＱ出力は、ＮＣＬＫ書込みイネー
ブル信号６８を直接発生するＯＲ論理ゲートに結合され
ている。フリップフロップ８２のＱ出力およびＮＣＬＫ
書込み保留信号５２の両方が論理レベル「０」である場
合には、ＮＣＬＫ書込みイネーブル信号６８は、アクテ
ィブ状態を示す論理レベル「０」である。フリップフロ
ップ８２のＱ出力およびＮＣＬＫ書込み保留５２のいず
れかが論理レベル「１」である場合には、ＮＣＬＫ書込
みイネーブル信号６８は、非アクティブ状態を示す論理
レベル「１」である。

【００３０】第３のフリップフロップであるフリップフ
ロップ８４は、フィードバック信号を発生して、フリッ
プフロップ８０およびフリップフロップ８２をこれらの
デフォルト状態にプリセットする。フリップフロップ８
４のＱ出力が論理レベル「０」である場合（ＮＣＬＫ書
込みイネーブル信号６８後のＮＣＬＫ４８の次のリーデ
ィングエッジで論理レベル「０」にセットされると
き）、または、リセット信号４４がアクティブ状態を示
す論理レベル「０」である場合には、フリップフロップ
８０のプリセット入力およびフリップフロップ８２のプ
リセット入力はともに、各フリップフロップのＱ出力を
論理レベル「１」にプリセットする論理レベル「０」に
なる。ただし、論理レベル「１」は書込みイネーブル信
号が非アクティブであることを示す。第３のフリップフ
ロップ８４は、フリップフロップ８０およびフリップフ
ロップ８２がプリセットされる前に、１ＮＣＬＫサイク
ル遅延を導入する。これにより、ＮＣＬＫ４８信号によ
ってクロックされる宛先レジスタにデータ・バッファ６
２からデータが転送されたあとに、ＮＣＬＫ書込みイネ
ーブル回路７４はプリセットされる。これにより、デー
タ・バッファ６２に転送すべきデータがないときにＮＣ
ＬＫ書込みイネーブル信号６８が論理レベル「０」にな
ることが防げる。

【００３１】書込みビジー回路７５は、ＢＣＬＫ２２に
よってクロックされる１個のフリップフロップ（すなわ
ち、フリップフロップ８６）を含む。データ・バッファ
６２が宛先レジスタ３４に転送されるのを待っているデ
ータを含むことをフリップフロップ７６またはフリップ
フロップ８０が示す場合には、フリップフロップ８６
は、転送を待っているデータをオーバーレイせずにデー
タ・バッファ６２に転送できるデータがないことを示す
論理レベル「１」に書込みビジー信号７０をする論理レ
ベル「１」のＱ出力を発生する。書込みビジー信号７０
が論理レベル「０」である場合には、宛先レジスタ３４
に転送されるのを待っているデータはデータ・バッファ
６２にない。したがって、存在するデータをオーバーレ
イせずにデータ・バッファ６２に任意のデータを転送で
きる。

【００３２】図５は、ホスト・データバス１０が８ビッ
ト幅であり、かつ、構成ブロック１４の宛先レジスタ３
４がホスト・データバス１０と同じクロック源（すなわ
ち、ＢＣＬＫ２２）によってクロックされる本発明のタ
イミング図の一例を示す。このタイミング図は、後置書
込みバッファ１２がバイト０およびバイト１をホスト・
データバス１０から構成ブロック１４の宛先レジスタ３
４の最初の２バイトに転送するときの処理を表す。デー
タ信号１８のデータを適当な宛先レジスタ３４に転送す
るようホスト・データバス１０が書込み要求を行ったの
ちに、ＢＣＬＫ２２の３つのリーディングエッジが必要
である。

【００３３】図６は、ホスト・データバス１０が８ビッ
ト幅でＢＣＬＫ２２によってクロックされ、かつ、宛先
レジスタ３４がＮＣＬＫ４８によってクロックされると
きの本発明のタイミング図の一例を示す。このタイミン
グ図は、バイト０およびバイト１をホスト・データバス
１０から宛先レジスタ３４の適当なバイトに転送すると
きの処理を表す。バイト０バッファ領域２６，バイト１
バッファ領域２８，バイト２バッファ領域３０およびバ
イト３領域３２に対応する４つのバッファ領域のそれぞ
れに書込みイネーブル信号が与えられる。ホスト・デー
タバス１０が書込み要求を行ったのちに、１バイトのデ
ータをホスト・データバス１０から宛先レジスタ３４の
適当なバイトに転送する処理は、ＢＣＬＫ２２の２つの
リーディングエッジとＮＣＬＫ４８の３つのリーディン
グエッジとを必要とする。

【００３４】本発明の教示によれば、第１のクロック源
によってクロックされるホスト・データバスと第２のク
ロック源によってクロックされる構成ブロック・レジス
タとを有するシステム用の後置書込みバッファを設ける
ことにより、構成ブロック・レジスタにデータを転送し
ながら、ホスト・データバスは自由に他のタスクを行う
ことができる。後置書込みバッファを用いる利点は、ク
ロック同期手続を行っているときにホスト・データバス
が遊休状態にある必要がないことと、データを構成ブロ
ック・レジスタに転送している間にホスト・データバス
は他のタスクを自由に実行することができることなどで
ある。

【００３５】したがって、本発明によれば、後置書込み
バッファを用いてデータをホスト・データバスから構成
ブロック・レジスタに転送することにより上述した利点
を得る改善されたシステムおよび方法が提供される。本
発明およびその利点を詳細に説明したが、特許請求の範
囲に規定されている本発明の精神および範囲から逸れる
ことなく、当業者は種々の変更や代替や交換を容易に行
うことができるものである。

【００３６】以上の説明に関して更に以下の項を開示す
る。 （１）二重クロックシステム用の後置書込みバッファで
あって、ホスト・データバス上のデータ用の宛先レジス
タ・アドレスを受けるように動作可能なアドレス・バッ
ファと、前記ホスト・データバスからデータを受けて、
それにより、前記ホスト・データバスを他の機能のため
に開放するように動作可能であって、前記宛先レジスタ
・アドレスに応じて複数の宛先レジスタの特定の１つに
データを与えるように動作可能なデータ・バッファと、
を具備し、前記アドレス・バッファ，前記データ・バッ
ファおよび前記複数の宛先レジスタのいくつかが第１の
クロック・タイミング信号によって制御され、前記複数
の宛先レジスタの残りが第２のクロック・タイミング信
号によって制御され、前記後置書込みバッファが、前記
第１および第２のクロック・タイミング信号のどちらが
前記複数の宛先レジスタの前記特定の１つを制御するか
を決定するように動作可能であって、データを前記複数
の宛先レジスタの前記特定の１つに転送する前に利用可
能でなければならないデータ・バイトの数を決定するよ
うに動作可能なアドレス・デコーダと、前記第１のクロ
ック・タイミング信号によって制御される宛先レジスタ
用の書込みイネーブル信号を発生するように動作可能な
第１の書込みイネーブル回路と、前記第２のクロック・
タイミング信号によって制御される宛先レジスタ用の書
込みイネーブル信号を発生するように動作可能な第２の
書込みイネーブル回路と、をさらに具備する、後置書込
みバッファ。 （２）前記アドレス・デコーダが、前記複数の宛先レジ
スタの前記特定の１つが前記第１のクロック・タイミン
グ信号によって制御されるとともに１バイトよりも多い
データを一度に転送する必要があるという決定に応じ
て、第１の書込み保留信号を発生するように動作する、
第１項記載のシステム。 （３）前記アドレス・デコーダが、前記複数の宛先レジ
スタの前記特定の１つが前記第２のクロック・タイミン
グ信号によって制御されるとともに１バイトよりも多い
データを一度に転送する必要があるという決定に応じ
て、第２の書込み保留信号を発生する、第１項記載のシ
ステム。 （４）前記アドレス・デコーダが、前記第１および第２
のクロック・タイミング信号のどちらが前記複数の宛先
レジスタの前記特定の１つの動作周波数を制御するかと
いう決定に応じて、前記第１および第２の書込みイネー
ブル回路のどちらを起動するかを示すクロック選択信号
を発生するように動作可能である、第１項記載のシステ
ム。 （５）前記アドレス・デコーダが、前記宛先レジスタ・
アドレスを前記アドレス・バッファに送るように動作可
能である、第１項記載のシステム。 （６）前記アドレス・デコーダが、前記ホスト・データ
バスから前記データ・バッファにデータを送るように動
作可能である、第１項記載のシステム。 （７）前記アドレス・デコーダが、前記ホスト・データ
バスからバッファ書込みイネーブル信号を受け、前記ホ
スト・データバスから前記宛先レジスタへのデータ転送
を起動する前記バッファ書込みイネーブル信号を前記ア
ドレス・バッファ，前記データ・バッファ，前記第１の
書込みイネーブル回路および前記第２の書込みイネーブ
ル回路に送るように動作可能である、第１項記載のシス
テム。 （８）前記後置書込みバッファ回路構成要素をデフォル
ト値にリセットするリセット信号をさらに具備する、第
１項記載のシステム。 （９）前記第１および第２の書込みイネーブル回路が、
前記データ・バッファのデータを前記宛先レジスタにま
だ書き込んでいないことを示す書込みビジー状態信号を
発生するようにさらに動作可能である、第１項記載のシ
ステム。 （１０）前記ホスト・データバスが、８ビットまたは１
６ビットの容量を有する、第１項記載のシステム。 （１１）前記データ・バッファが、８ビットの容量を有
する、第１項記載のシステム。

【００３７】（１２）それぞれが２つのクロック・タイ
ミング信号の一方によって制御される複数の構成要素部
品で構成するコンピュータ・システムであって、データ
を処理し、データに操作機能を行うように動作可能な中
央処理装置と、複数の宛先レジスタを含む構成ブロック
と、コンピュータ・システム内の通信を容易にし、１つ
のコンピュータ・システム構成要素から他のコンピュー
タ・システム構成要素にデータを転送するように動作可
能なホスト・データバスと、後置書込みバッファであっ
て、前記複数の宛先レジスタの特定の１つへのデータの
任意の転送が前記後置書込みバッファを通るよう前記ホ
スト・データバスと前記構成ブロックとの間に設けら
れ、前記ホスト・データバスから前記複数の宛先レジス
タの特定の１つにデータを転送するように動作可能な後
置書込みバッファと、を具備し、前記ホスト・データバ
スと前記複数の宛先レジスタの前記特定の１つとが異な
るクロック・タイミング信号によって制御されると、前
記後置書込みバッファが第１のクロック・タイミング信
号と第２のクロック・タイミング信号とを同期させるよ
うにさらに動作可能である、コンピュータ・システム。 （１３）前記後置書込みバッファが、アドレス・デコー
ダを含み、前記複数の宛先レジスタの前記特定の１つの
複数のバイトのデータのそれぞれについて、アドレス・
バッファ，データ・バッファ，第１の書込みイネーブル
回路および第２の書込みイネーブル回路を含む、請求項
１２記載のシステム。 （１４）前記後置書込みバッファが、前記ホスト・デー
タバスを開放して他の機能を実行させるために前記ホス
ト・データバスからのデータを受ける、請求項１２記載
のシステム。

【００３８】（１５）ホスト・データバスのデータを宛
先レジスタに転送する方法であって、ホスト・データバ
スから宛先レジスタ・アドレスを受け、前記ホスト・デ
ータバスからデータを受け、第１のクロック・タイミン
グ信号および第２のクロック・タイミング信号を受け、
前記ホスト・データバスを別のデータ転送のために開放
するために、前記ホスト・データバスから後置書込みバ
ッファへのデータ転送を可能にするバッファ書込み信号
を受け、前記宛先レジスタ・アドレスを復号して前記第
１のクロック・タイミング信号および前記第２のクロッ
ク・タイミング信号のどちらが前記宛先レジスタの動作
周波数を制御するかを決定し、前記宛先レジスタ・アド
レスに応じてクロック選択信号を発生し、該クロック選
択信号および前記バッファ書込み信号に応じて書込みイ
ネーブル信号を発生し、該書込みイネーブル信号に応じ
て前記後置書込みバッファから前記宛先レジスタにデー
タを転送する、方法。 （１６）前記宛先レジスタ・アドレスを復号して、前記
宛先レジスタへのデータ転送を行う前に受ける必要のあ
るデータ・バイトの数を決定し、すべての必要なデータ
・バイトが前記後置書込みバッファで利用可能になるま
で書込み保留信号を発生し、すべての必要なバイトが前
記後置書込みバッファにあり前記宛先レジスタに転送さ
れる用意ができていることを書込み保留信号が示すま
で、データを前記後置書込みバッファに保持する、請求
項１５記載の方法。 （１７）前記書込みイネーブル信号を発生するステップ
が、前記書込み保留信号を評価して、前記宛先レジスタ
が１バイトよりも多いデータの転送を必要とするかどう
かを決定する、請求項１６記載の方法。 （１８）リセット信号を受け、前記後置書込みバッファ
回路要素をデフォルト値にリセットする、請求項１５記
載の方法。 （１９）前記宛先レジスタにまだ転送されていない前記
後置書込みバッファに存在するデータに応じて書込みビ
ジー信号を発生する、請求項１５記載の方法。

【００３９】（２０）ホスト・データバス１０帯域幅の
利用を改善する二重クロック・システム用の後置書込み
バッファを提供する。後置書込みバッファは、アドレス
・バッファ６０と、データ・バッファ６２と、第１のク
ロック・タイミング信号２２と、第２のクロック・タイ
ミング信号４８と、アドレス・デコーダ２４と、第１の
書込みイネーブル回路７２と、第２の書込みイネーブル
回路７４とで構成される。アドレス・バッファ６０およ
びデータ・バッファ６２は、クロック信号が同期してデ
ータが転送される用意ができるまでデータおよびデータ
の宛先アドレスを保持する。アドレス・デコーダ２４
は、どの宛先レジスタ・バイトがホスト・データバス１
０のデータを受けるかを決定する。書込みイネーブル回
路７２，７４は、クロック信号２２，４８を同期させ
て、宛先レジスタがいつデータ・バッファ６２からデー
タを受ける用意ができるかを決定する。

【図面の簡単な説明】

【図１】ホスト・データバス，構成ブロックおよび後置
書込みバッファを含むコンピュータを示すブロック図で
ある。

【図２】ホスト・データバス，後置書込みバッファおよ
び構成ブロック・レジスタ間の相互接続を示すブロック
図である。

【図３】ホスト・データバス，後置書込みバッファおよ
び構成ブロック・レジスタ間の相互接続に関連する種々
の信号および信号経路を示すブロック図である。

【図４】構成ブロック内の４バイトの宛先レジスタに対
応する４個のバッファ領域を構成する後置書込みバッフ
ァの単一バイトのバッファ領域の略図である。

【図５】後置データバスおよび宛先レジスタが同じクロ
ック源によってクロックされるときの機能を示すタイミ
ング図である。

【図６】ホスト・データバスおよび宛先レジスタが別の
クロック源によってクロックされるときの機能を示すタ
イミング図である。

【符号の説明】

１０ ホスト・データバス １２ 後置書込みバッファ １４ 構成ブロック ２２ 第１のクロック信号（ＢＣＬＫ） ２４ アドレス・デコーダ ４８ 第２のクロック信号（ＮＣＬＫ） ６０ アドレス・バッファ ６２ データ・バッファ ６４ 書込みイネーブル回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０６Ｆ 9/38 ３５０ Ｇ０６Ｆ 9/38 ３５０Ｘ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 二重クロックシステム用の後置書込みバ
   ッファであって、 ホスト・データバス上のデータ用の宛先レジスタ・アド
   レスを受けるように動作可能なアドレス・バッファと、 前記ホスト・データバスからデータを受けて、それによ
   り、前記ホスト・データバスを他の機能のために開放す
   るように動作可能であって、前記宛先レジスタ・アドレ
   スに応じて複数の宛先レジスタの特定の１つにデータを
   与えるように動作可能なデータ・バッファと、 を具備し、 前記アドレス・バッファ，前記データ・バッファおよび
   前記複数の宛先レジスタのいくつかが第１のクロック・
   タイミング信号によって制御され、 前記複数の宛先レジスタの残りが第２のクロック・タイ
   ミング信号によって制御され、 前記後置書込みバッファが、 前記第１および第２のクロック・タイミング信号のどち
   らが前記複数の宛先レジスタの前記特定の１つを制御す
   るかを決定するように動作可能であって、データを前記
   複数の宛先レジスタの前記特定の１つに転送する前に利
   用可能でなければならないデータ・バイトの数を決定す
   るように動作可能なアドレス・デコーダと、 前記第１のクロック・タイミング信号によって制御され
   る宛先レジスタ用の書込みイネーブル信号を発生するよ
   うに動作可能な第１の書込みイネーブル回路と、 前記第２のクロック・タイミング信号によって制御され
   る宛先レジスタ用の書込みイネーブル信号を発生するよ
   うに動作可能な第２の書込みイネーブル回路と、 をさらに具備する、 後置書込みバッファ。
2. 【請求項２】 ホスト・データバスのデータを宛先レジ
   スタに転送する方法であって、 ホスト・データバスから宛先レジスタ・アドレスを受
   け、 前記ホスト・データバスからデータを受け、 第１のクロック・タイミング信号および第２のクロック
   ・タイミング信号を受け、 前記ホスト・データバスを別のデータ転送のために開放
   するために、前記ホスト・データバスから後置書込みバ
   ッファへのデータ転送を可能にするバッファ書込み信号
   を受け、 前記宛先レジスタ・アドレスを復号して前記第１のクロ
   ック・タイミング信号および前記第２のクロック・タイ
   ミング信号のどちらが前記宛先レジスタの動作周波数を
   制御するかを決定し、 前記宛先レジスタ・アドレスに応じてクロック選択信号
   を発生し、 該クロック選択信号および前記バッファ書込み信号に応
   じて書込みイネーブル信号を発生し、 該書込みイネーブル信号に応じて前記後置書込みバッフ
   ァから前記宛先レジスタにデータを転送する、 方法。