JPH03188546A - バスインターフェイス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ システムバスに複数のＭＰＵと複数のＩＯＣと共通メモ
リが接続されたマルチプロセッサシステムにおいてデー
タ転送を行う際のバスインターフェイス制御方式に関し
、 データ転送時におけるメモリコントローラに内蔵するメ
モリ容量としてブロック転送できるだけの容量でバース
ト転送にも対応できるようにすることを目的とし、 その一方がシステムバスと接続されたパスインターフェ
イスと、該バスインターフェイスの他端と接続されたロ
ーカルバスと、該ローカルバスと接続されたメモリ制御
用のメモリコントローラと、該メモリコントローラと接
続された共通メモリとにより構成され、前記メモリコン
トローラ内には１つのブロック転送に必要なだけの容量
のバッファを用意し、バスインターフェイス内には、バ
ースト転送コマンドを、１つまたは複数のブロック転送
と１つまたは複数の１ワード以下の転送に分解して処理
するバースト分解制御回路を用意し、リードアクセスの
時にはバスインターフェイスは共通メモリから受信した
データが全て揃った時点で１つの送り先情報を付加して
返送するように構成する。

［産業上の利用分野］ 本発明はシステムバスに複数のＭＰＵと複数の１０Ｃと
共通メモリが接続されたマルチプロセッサシステムにお
いてデータ転送を行う際のバスインターフェイス制御方
式に関する。

［従来の技術］ ＭＰＵとメモリ間でデータの転送を行う場合、ＭＰＵと
メモリ間にはメモリコントローラが配置され、ＭＰＵと
メモリとのインターフェイスの役割をになっている。第
７図はＭＰＵとメモリとのデータ転送方式の説明図であ
る。ＭＰＵＩ内にはメモリ２の低速性をカバーするため
、キャッシュメモリ１ａを内蔵するのが普通である。メ
モリコントローラ３はこれに対応してメモリ２から読出
したデータを保持するため、キャッシュメモリ１ａの更
新制御に必要な容量のバッファメモリ３ａを内蔵する必
要がある。

そして、キャッシュメモリ（以下バッファと略す）ｌａ
を内蔵したＭＰＵＩでは、キャッシュメモリ１ａの内容
を更新するため、ブロック転送を行う。ブロック転送の
単位としては、１ワード（Ｗ）４バイトとしてブロック
転送の単位としては、例えば４Ｗ（１６バイト）が用い
られる。そして、メモリコントローラは、ブロック転送
実現のために、１６バイトのバッファを持ち、最初に必
要なデータから順にＭＰＵＩに渡すようになっている。

一般に、第８図に示すようなマルチプロセッサシステム
では、システムバス５に共通メモリ６゜複数のＭＰＵ７
及びｌ０Ｃ（入出力制御装置）８が接続される。このよ
うなシステム全体の処理能力は、システムバス５のスル
ーブツトにより制限される。このスループット改善のた
めに、同期式タイムスプリット方式が使用されている。

同期式タイムスプリット方式は、情報の転送がクロック
に同期し、要求と応答の間が時間的に分割されているよ
うな方式をいう。この同期式タイムスプリット方式を用
いれば、空いた部分を別の目的に使用することができ、
従ってスルーブツトが上がることになる。

第８図において、ＭＰＵ７がリードコマンドＣとアドレ
スＡを共通メモリ６に転送すると、共通メモリ６はリー
ドデータＤ、Ｄ、Ｄ、・・・をアンサＡＮと共に返送す
る。ここで、リードコマンドＣには、転送を要求するバ
イト数の情報とリード要求を示す情報とを含んでいる。

次に、従来方式によるＭＰＵアクセスとＩＯＣアクセス
について説明する。

第９図はＭＰＵアクセスの説明図である。第８図と同一
のものは、同一の符号を付して示す。図において、ＭＰ
Ｕ７とバスインターフェイス（ＢＩＦ）１０間はローカ
ルバス１３であり、バスインターフェイス１０とバスイ
ンターフェイス１１間はシステムバス５である。バスイ
ンターフェイス１１とメモリコントローラ１２間はロー
カルバス１４である。メモリコントローラ１２は、共通
メモリ６と接続されている。

ＭＰＵ７からローカルバス１３を介してバスインターフ
ェイス１０にブロック転送要求が出ると、バスインター
フェイス１０はシステムバス５にリードコマンドＣと共
通メモリ６のアドレスＡを乗せてバスインターフェイス
１１に送り出す。バスインターフェイス１１は、ローカ
ルバス１４を介してメモリコントローラ１２にその旨の
要求を転送する。

メモリコントローラ１２は、共通メモリ６の対応するア
ドレスから１ブロック分（４Ｗ）のデータを読出し、内
部のバッファメモリ（４Ｗ分の容量）に−旦保持する。

その後、ローカルバス１４を介してバスインターフェイ
ス１１に送る。バスインターフェイス１１はシステムバ
ス５にアンサ−信号ＡＮとそれに続＜４Ｗ分のデータＤ
１〜Ｄ４を乗せてバスインターフェイス１０側に転送す
る。ＭＰＵ７は、バスインターフェイス１０から送られ
てくる４Ｗ分のブロックデータを受けて内部のキャッシ
ュメモリ（図示せず）に格納する。

第１０図はＩＯＣアクセスの説明図である。第９図と同
一のものは同一の符号を付して示す。ＩＯＣアクセスの
場合には、データ転送としてはブロック転送ではなく、
バースト転送が行われる。

バースト転送は一度に大量のデータを転送し、データ転
送効率を向上させる方式である。

Ｉ　ＱＣ１５からローカルバス１３を介してバスインタ
ーフェイス１０にバースト転送要求が出ると、バスイン
ターフェイス１０はシステムバス５にリードコマンドＣ
と共通メモリ６のアドレスＡを乗せてバスインターフェ
イス１１に送り出す。

バスインターフェイス１１は、ローカルバス１４を介し
てメモリコントローラ１２にその旨の要求を転送する。

メモリコントローラ１２は、共通メモリ６の対応するア
ドレスから順次データを読出し、内部のバッファメモリ
（ＮＷ分の容量）に−旦保持する。

そして、ローカルバス１４を介してバスインターフェイ
ス１１に送る。バスインターフェイス１１はシステムバ
ス５にアンサ−信号ＡＮとそれに続（ＮＷ分のデータＤ
１〜ＤＮを乗せてバスインターフェイス１０側に転送す
る。ｌ０Ｃ７は、バスインターフェイス１０から送られ
てくるデータを受けて内部のキャッシュメモリ（図示せ
ず）に順次格納し、所定のデータ処理を順次行っていく
。

［発明が解決しようとする課題］ 前述したように、メモリコントローラ１２はＭＰＵ７か
らのブロック転送用に４Ｗ分のバッファを持って高速デ
ータ転送を実現している。また同時に、ｌ０Ｃ１５のバ
ースト転送を実現するために、ローカルバス１４の速度
変換用にＮＷ分のバッファを内部に持つ必要があった。

このため、メモリコントローラ１２のハード量の増加を
招いていた。そして、場合によってはブロック転送の速
度も犠牲になっていた。一般に、共通メモリ６へのアク
セスはＭＰＵからのものが殆どで、ＩＯＣからのアクセ
スは極めて少ない。この極めて少ないＩＯＣアクセスの
ために、メモリコントローラにＮＷ分のバッファを用意
しておくことは無駄が多かった。

本発明はこのような課題に鑑みてなされたものであって
、データ転送時におけるメモリコントローラに内蔵する
メモリ容量としてブロック転送できるだけの容量でバー
スト転送にも対応できるようにすることができるバスイ
ンターフェイス制御方式を提供することを目的としてい
る。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
５はシステムバス、１１はその一方がシステムバス５と
接続されたバスインターフェイス、１４は該バスインタ
ーフェイス１１の他端と接続されたローカルバス、１２
は該ローカルバス１４と接続されたメモリ制御用のメモ
リコントローラ、６は該メモリコントローラ１２と接続
された共通メモリである。１２ｍはメモリコントローラ
１２内に設けられたブロック転送に必要なだけの容量を
もつバッファである。ｌｌａはバスインターフェイス１
１に内蔵され、バースト転送コマンドを１つまたは複数
のブロック転送と、１つまたは複数の１ワード以下の転
送に分解して処理するバースト分解制御回路である。

［作用］ １０Ｃからのバースト転送要求に対しては、バスインタ
ーフェイス１１内のバースト分解制御回路１１ｍがバー
スト転送コマンドをブロック転送と１ワード以下の転送
に分解して処理しメモリコントローラ１２に与える。従
って、メモリコントローラ１２としてはバースト転送の
場合もブロック転送と同様の処理を行うことができ、バ
スインターフェイス１１は共通メモリ６から受信したデ
ータが全て揃った時点で１つの送り先ｔδ報を付加して
返送するように構成する。

例えば、共通メモリ６のなかのバースト転送領域が第２
図に示すアドレスＡＯからＡＮまでの斜線で示す領域で
あったものとすると、バスインターフェイス１１はＩＯ
Ｃからのコマンドから転送開始アドレスを読取り、それ
が４Ｗ境界となっているかどうかチエツクする。図の場
合には、ＡＯが４Ｗ境界となっていないから、最初から
３個のデータは個別転送（１ワード以下の転送）する。

次のアドレスＡ３は４Ｗ境界となっているから、ブロッ
ク転送を行う。最後のブロック転送が終了した後の次の
領域では、最終アドレスＡＮが４Ｗ境界でないので、３
個の１ワード以下の転送となる。

従って、本発明によればメモリコントローラ１２内のバ
ッファ１２ａとしては、ブロック転送に必要なだけの容
量のバッファを用意しておけばよく、負担が少なくなる
。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は本発明に用いるバスインターフェイスの詳細構
成例を示すブロック図である。システムバス５を介して
送られてくるコマンドはコマンドバッファ２０で受信さ
れる。コマンドバッファ２０に保持されたコマンドは解
析され、例えばリードコマンドであると認識する。コマ
ンドバッファ２０に入っているデータの開始アドレスと
転送データ数（バイト単位）はそれぞれ２−１セレクタ
２１．２２を経てアドレスバッファ２３及びバイト数バ
ッファ２４にセットされる。この時、２−１セレクタ２
１．２２はいずれもａ入力がセレクトされている。従っ
て、コマンドバッファ２０の出力がそれぞれアドレスバ
ッファ２３．バイト数バッファ２４にセットされること
になる。

１ワ一ド転送／ブロツク転送判定回路（第１図のバース
ト分解制御回路１１１に相当）２５は、アドレスバッフ
ァ２３及びバイト数バッファ２４の内容を見て個別転送
かブロック転送なのかを判定する。個別転送の場合には
、個別転送の制御線をローカルバスのアドレス線に対し
て出力する。

メモリコントローラ１２は、この制御信号を受けると共
通メモリ６から読出したデータをローカルバスデータ線
１４を介してデータバッファ２７に保持させる。

このようなデータ転送を行うと、アドレスバッファ／バ
イト数バッファ更新回路２６はアドレスバッファ２３及
びバイト数バッファ２４の内容を更新する。この時、２
−１セレクタ２１．２２はいずれもｂ入力がセレクトさ
れている。従って、アドレスバッファ／バイト数バッフ
ァ更新回路２６の出力がアドレスバッファ２３．バイト
数バッファ２４にセットされることになる。

次に、１ワ一ド転送／ブロツク転送判定回路２５は、更
新後のアドレスバッファ２３及びバイト数バッファ２４
の内容を見て、ブロック転送ができる条件（■アドレス
が４Ｗ境界である。■残存データバイト数が４Ｗ以上残
っている）を満たすかどうか判定し、これら条件を満た
したらメモリコントローラ１２にローカルバスブロック
線からブロック転送を指示する。この結果、メモリコン
トローラ１２は共通メモリ６から４Ｗのデータを読出し
てデータバッファ２７に保持させる。

このようなデータ転送を繰返している途中で、転送終了
回路２８は残存バイト数をダウンカウント方式でカウン
トしており、残存バイト数が０になったら、データバッ
ファコントローラ２９にデータ転送終了を伝える。デー
タバッファコントローラ２９はデータ転送の終了通知を
受けると、データバッファ２７に格納されているＮＷ分
のデータをＩＯＣ側に向けて転送を開始する。具体的に
は、システムバス５にデータを乗せて転送を開始する。

第４図はバスインターフェイスの詳細構成例を示すブロ
ック図である。第３図と同一のものは、同一の符号を付
して示す。図において、３ｏはアドレスバッファ２３の
更新を行うための加算器、３１はバイト数バッファの残
存バイト数を演算するための減算器である。これら加算
器３ｏ及び減算器３１とで第３図のアドレスバッファ／
バイト数バッファ更新回路２６を構成している。

２−１セレクタ２１のＡ入力には加算器３ｏの出力が入
り、Ｂ入力にはコマンドバッファ２ｏがらのアドレス初
期値が入７ている。２−１セレクタ２２のＡ入力には減
算器３１の出力が入り、Ｂ入力にはコマンドバッファ２
ｏからの転送バイト数初期値が入っている。そして、こ
れら２−１セレクタ２１．２２の出力は、それぞれアド
レスバッファ２３．２４に入っている。また、これらセ
レクタ２１．２２には、Ａ、「入力のうちのどちらをセ
レクトするかを示す信号ＳＥＬが入っている。ＳＥＬが
′１°の時にはＡ入力がセレクトされ、ＳＥＬが“０”
の時にはＢ入力がセレクトされる。

アドレスバッファ２３の出力（３２ビツト）は加算器３
０に入り、更新回路を構成すると共に下位４ビツトＡ２
８〜Ａ３１が第１の比較器３２（以下ＣＭＰ１と略す）
の八人力に入り、更にデコーダ３３にその下位２ビツト
（Ａ３０．Ａ３１）が入っている。バイト数バッファ２
４の出力（８ビツト）は減算器３１に入り、減算回路を
構成している。また、該バイト数バッファ２４の出力は
デコーダ３３に入ると共に、第２の比較器（以下ＣＭＰ
２と略す）３４にも入っている。

ＣＭＰｌのＢ入力には４ビツトのオールＯ入力が入り、
ＣＭＰ２のＢ入力には８ビツトのデータ（０００１００
００）が入っている。３４はコマンドバッファ２０から
のラップ指示信号を受けるラップ指示バッファである。

デコーダ３３からは、デコード信号の他にデータエンド
信号が出力される。

３５はデコーダ３３のデコード出力を八人力に、（１１
１１）、（０００１００００）データを８人力に受ける
２人力のセレクタである。該セレクタ３５からは、バイ
トイネーブル信号（どのバイトが有効かを示す信号）と
更新バイト数を示す信号が出力され、更新バイト数信号
は前記加算器３０及び減算器３１に入力されている。

Ｇ１はＣＭＰｌの出力をＢＬＫ信号として、ＣＭＰ２の
出力をＢＯＫ信号として受けるアンドゲート、Ｇ２はラ
ップ指示バッファ３４の出力及びＣＭＰ２の出力を受け
るアンドゲート、Ｇ３はアンドゲートＧ１．Ｇ２の出力
を受けるオアゲートである。該オアゲートＧ３の出力は
ブロック信号ＢＬＯＣＫとしてローカルバスに出力され
る。その他、該オアゲートＧ３の出力は、前記セレクタ
３５にセレクト信号として入ると共に、デコーダ３３に
も制御信号として入っている。

アドレスバッファ２３の３２ビツト出力ＡＯ〜Ａ３１は
ローカルバスにそのまま出力されている。

セレクタ３５のセレクト信号は、“１＃の時に八人力が
“０°の時にＢ入力がセレクトされるようになっている
。

第５図はデコーダ３３の機能を示す図である。

入力されるＢＬＯＣＫ信号が“１″の時と“０”の時と
モードが異なっている。ＢＬＯＣＫ信号が１０”の時に
は、ブロック転送は行わず、ＩＷ単位の転送が行われる
。ＢＬＯＣＫ信号が“１”の時にはブロック転送となり
、４″単位のブロック転送が行われる。このように構成
された回路の動作を説明すれば、以下のとおりである。

ここでは、アドレス′６１”から“４１”バイトをバー
スト転送する場合について考える。第６図は各部の動作
を示すタイミングチャートである。

先ず、最初は（ハ）に示すスタート信号ＳＴＴが立ち上
がる。このＳＴＴ信号の立ち上がりでシステムはデータ
転送動作を開始する。コマンドバッファ２０には、先頭
アドレス６１　（１６進で示すと３Ｄ＃。＃は１６進を
示す）と転送データ数４１　　（３Ｄ）バイトがセット
される。これら、データは最初は（チ）に示すように最
初はＳＥＬが“０２であるので、セレクタ２１．２２は
コマンドバッファ２０の出力をセレクトし、アドレスバ
ッファ２３に“６１ゝをバイト数バッファ２４に“４１
”をセットする。アドレスバッファ２３の内容は（イ）
に示すように“６１”に、バイト数バッファ２４の内容
は（ロ）に示すように“４１”となる。

一方、最初はＣＭＰｌの出力は“０”であるので、アン
ドゲートＧ１の出力は“０°となり、オアゲー）Ｇ３の
出力ＢＬＯＣＫも“０゛となる。

この信号により個別転送であると認識できる。個別転送
の時には、セレクタ３５のセレクト入力は“０”となり
、デコーダ３３の出力がセレクトされる。即ち、加算器
３０及び減算器３１には、更新バイト数ＢＹＴがセット
される。そして、（へ）に示すように個別転送が行われ
る。つまり、共通メモリから読出したデータはＤＯ〜３
１の３２ビツトのローカルバスを経てデータバッファ２
７に格納される。このデータ転送の場合において、（ホ
）に示すデータコンプリート信号ＤＣが“１”から“０
°になったことで、個別転送の終了が確認される。ＩＷ
の転送が終了すると、（イ）に示すようにアドレスバッ
ファ２３の内容は３バイト加算されて“６４”となる。

一方、バイト数バッファ２４は３バイト減算されて“３
８°となる。

次に、個別転送の次には、下４ビットＡ２８〜Ａ３１は
（００００）となり、ＣＭＰｌはＡ−Ｂの一致信号“１
”を出力する。この信号が“１”になると、４Ｗ境界と
いうことになる。この信号は、アンドゲートＧ１の一方
の入力に入る。該アンドゲートＧ１の他方の入力には、
ＣＭＰ２のＡ≧Ｂ出力ＢＯＫが入っている。今、バイト
数データは４０となっているので、ＣＭＰ２のＢ入力１
６よりもＡ入力の方が大きい。従って、ＢＯＫ信号は“
１”となり、アンドゲートＧ１を開く。この結果、オア
ゲートＧ３の出力ＢＬＯＣＫは、（ニ）に示すように“
１”になり、ブロック転送可能となる。

この結果、セレクタ３５はＢ入力の方がセレクトされて
加算器３０及び減算器３１に入る。ブロック転送時には
共通メモリから読み出された４Ｗ分のデータがデータバ
ッファ２７に格納される。

４Ｗ分のデータ転送（ブロック転送）が終了するまでは
、アドレスバッファ２３及びバイト数バッファ２４の内
容は、（イ）、（ロ）に示すように不変である。ブロッ
ク転送が終了すると、アドレスバッファ２３の内容は、
１６バイト加算されて′８０°になり、バイト数バッフ
ァ２４の内容は１６バイト減算されて”２２”になる。

４Ｗのブロック転送が終了した後は、また下位４ビツト
は（００００）に戻り、ＣＭＰＩ出力は１１１になる。

また、ＣＭＰ２では、Ａ−２２゜Ｂ−１６なので、依然
としてＡ≧Ｂが成立し、ＢＯＫ信号は“１”。従って、
ブロック信号ＢＬＯＣＫは“１“である。この結果、共
通メモリから４Ｗが読出されてきてデータバッファ２７
にｔ？ｉ納される。ブロック転送が終了すると、アドレ
スバッファ２３の内容は、１６バイト加算されて°９６
°になり、バイト数バッファ２４の内容は１６バイト減
算されて“６°になる。

今度は、ＣＭＰＩの出力が“１゛になっても、ＣＭＰ２
がＡ≧Ｂの条件を満たさなくなるので、ＢＬＯＣＫ信号
は（ニ）に示すようにそれまでの１１１１からａＯ＃に
反転する。このＢＬＯＣＫ信号でセレクタ３５は八人力
がセレクトされ、個別転送になる。（へ）に示すように
、個別転送が２回続くと１．＜イト数バッファ２４の内
容は０になり、デコーダ３３はデータコントローラ２９
にデータエンド信号を送る。データコントローラ２９は
、データバッファ２７に格納されている４１バイトのデ
ータをシステムバスに順次出力する。

なお、上述したようなバスインターフェイスは、通常の
ブロック転送にもそのまま適用できることはいうまでも
ない。

このように、本発明によれば、バースト転送すべき大量
のデータでも４Ｗを単位としてブロックに分割してブロ
ック転送しているので、バースト転送の場合でも、メモ
リコントローラ己しては４Ｗのバッファを用意するだけ
でよい。従って、メモリコントローラの負担は軽減する
。

上述の説明では、ブロック転送のワード数として４Ｗを
単位としたが、本発明はこれに限るものではなく、任意
のワード数を単位とすることができる。また、ＩＷも４
バイトに限る必要はなく、任意のバイト数をＩＷとする
ことができる。

また、上述の説明はリードアクセスに限って説明したが
、バーストライトにおいても同様にブロックライト、１
ワード以下のライトに分解して行うことができる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば１０Ｃか
らのバースト転送要求の場合でもバーストされるバイト
数をブロックとＩＷ以下のバイト数のデータに分解して
、ブロックデータについてはブロック転送するように構
成している。従って、本発明によれば、データ転送時に
おけるメモリコントローラに内蔵するメモリ容量として
ブロック転送できるだけの容量でバースト転送にも対応
できるようにすることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の作用説明図、 第３図は本発明に用いるバスインターフェイスの構成例
を示すブロック図、 第４図はバスインターフェイスの詳細構成例を示すブロ
ック図、 第５図はバイトイネーブル信号及びバイト数生成回路の
機能を示す図、 第６図は第４図回路の各部の動作を示すタイミングチャ
ート、 第７図はＭＰＵとメモリとのデータ転送方式の説明図、 第８図はマルチプロセッサシステムの構成例を示す図、 第９図はＭＰＵアクセスの説明図、 第１０図はＩＯＣアクセスの説明図である。 第１図において、 ５はシステムバス、 ６は共通メモリ、 １１はバスインターフェイス、 １１１はバースト分解制御回路、 １２はメモリコントローラ、 １２ａはバッファ、 １４０−カルバスである。

Claims (2)

【特許請求の範囲】
1. （１）その一方がシステムバス（５）と接続されたバス
   インターフェイス（１１）と、 該バスインターフェイス（１１）の他端と 接続されたローカルバス（１４）と、 該ローカルバス（１４）と接続されたメモ リ制御用のメモリコントローラ（１２）と、該メモリコ
   ントローラ（１２）と接続され た共通メモリ（６）とにより構成され、 前記メモリコントローラ（１２）内には１ つのブロック転送に必要なだけの容量のバッファ（１２
   ａ）を用意し、 バスインターフェイス（１１）内には、バ ースト転送コマンドを、１つまたは複数のブロック転送
   と１つまたは複数の１ワード以下の転送に分解して処理
   するバースト分解制御回路（１１１）を用意し、 リードアクセスの時にはバスインターフェ イス（１１）は共通メモリ（６）から受信したデータが
   全て揃った時点で１つの送り先情報を付加して返送する
   ように構成したことを特徴とするバスインターフェイス
   制御方式。
2. （２）前記バースト分解制御回路は、バースト転送コマ
   ンドを１つまたは複数の１ワード以下の転送に分解処理
   することを特徴とした請求項１記載のバスインターフェ
   イス制御方式。