JP2821321B2

JP2821321B2 - Ｄｍａコントローラ

Info

Publication number: JP2821321B2
Application number: JP20991092A
Authority: JP
Inventors: 宏治松井
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1992-08-06
Filing date: 1992-08-06
Publication date: 1998-11-05
Anticipated expiration: 2013-11-05
Also published as: JPH0660012A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＭＡコントローラに関
し、特にメモリとＩ／Ｏデバイスとの間のデータ転送を
行うＤＭＡコントローラに関する。

【０００２】

【従来の技術】従来の、この種のＤＭＡコントローラの
１例の内部ブロック図を図４に示す。また、図５
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）および（ｊ）は、当該従来例に
おけるチャネル切替え時のタイミング図である。以下
に、図４および図５を参照して従来例の動作について説
明する。

【０００３】図４に示されるように、本従来例は、ＤＭ
Ａ転送開始以前に転送バイト数を設定し、その後転送が
開始されると随時残り転送バイト数が更新されてゆく転
送バイト記憶レジスタ２、当該転送バイト記憶レジスタ
２の内容を更新するための加減算器５、加減算器５に対
する入力バッファ３および４を含む転送回数ブロック１
と、転送を行うチャネルの転送モード、Ｉ／Ｏポート幅
およびバス幅を指定するモードレジスタ７および当該モ
ードレジスタの内容をデコードするデコーダ８を含む転
送モード・ブロック６と、ＤＭＡ転送中に、デコーダ８
によりデコードされた結果を基にして、内部のＲＯＭ１
０に格納されている定数を発生する定数発生ブロック９
と、外部のリクエスタからのＤＭＡ要求信号１０１を受
付けて、ＤＭＡ転送開始信号１０３を出力するＤＭＡ要
求受付けブロック１２と、ＤＭＡ要求受付けブロック１
２の出力をエンコードするプライオリティ・エンコーダ
１３と、転送開始ステート信号１０５および転送中断ス
テート信号１０６の論理和を出力するＯＲ回路１４と、
外部よりのクロック信号１０２をＣＬＫ端子に入力し、
ＯＲ回路１４の出力をＳ端子に入力して、プライオリテ
ィ・エンコーダ１３の出力をＤ端子に入力するＤフリッ
プフロップ１５と、プライオリティ・エンコーダ１３の
出力とＤフリップフロップ１５の出力とを比較して、両
出力が等しくない場合に“１”レベルのチャネル切替信
号１０４を出力する比較器１６と、前記ＤＭＡ転送開始
信号１０３ならびにチャネル切替信号１０４を入力する
とともに、外部よりのバス開放信号１０７を入力して、
前記転送開始ステート信号１０５および転送中断ステー
ト信号１０６と、バス開放要求信号１０８およびＤＭＡ
転送許可信号を出力して、バスサイクルの制御を行うバ
スサイクル・シーケンサ・ブロック１９とを備えて構成
される。

【０００４】この従来例においては、ＤＭＡ転送時に、
或るチャネルのＤＭＡ転送中において、他の優先順位の
高いチャネルのＤＭＡ要求信号１０１がアクティブとな
った時には、その以前において実行されていた前記或る
チャネルのＤＭＡ転送は無条件に中断され、優先順位の
高い方のチャネルのＤＭＡ転送に切替えられる。そし
て、当該優先度の高い方のチャネルのＤＭＡ転送終了後
に、前記中断されたチャネルの残りのＤＭＡ転送が実行
される。なお、本従来例においては、ＤＭＡ要求受付け
ブロック１２に入力されるＤＭＡ要求信号１０１は、図
４においては省略されているが、並列に入力されるチャ
ネル０〜３に対応する４種類のＤＭＡ要求信号により形
成されており、これらのＤＭＡ要求信号１０１の何れか
一つチャネルに対応するＤＭＡ要求信号がアクティブに
なると、ＤＭＡ受付けブロック１２により、当該チャネ
ルに対応するＤＭＡ要求信号に対応するＤＭＡ転送開始
信号１０３がアクティブな信号として出力される。ＤＭ
Ａ転送開始信号１０３がアクティブになると、バスサイ
クル・シーケンサ・ブロック１９によるバスサイクル制
御が行われて、バス開放要求信号１０８はアクティブの
信号として出力される。このアクティブなバス開放要求
信号１０８の出力に対応して、外部より応答入力される
バス開放信号１０７を介して、ＤＭＡ転送要求のあった
チャネルに対応するＤＭＡ転送許可信号１０９がアクテ
ィブとなって出力され、当該要求元に対して、ＤＭＡ転
送が受付けられたことが示される。

【０００５】また他方において、ＤＭＡ転送開始信号１
０３は、転送回数ブロック１に含まれる入力バッファ３
および４にも入力されており、ＤＭＡ転送開始信号１０
３がアクティブになると、転送回数ブロック１および転
送モード・ブロック６においては、ＤＭＡ転送要求のあ
ったチャネルのアドレスが出力されて更新され、モード
レジスタ７に格納されているＩ／Ｏ幅、バス幅および転
送方向を示すデータがデコーダ８によりデコードされ
て、定数発生ブロック９に入力される。定数発生ブロッ
ク９は内部のＲＯＭ１０により構成されており、制御レ
ジスタ６より入力されるデコード出力を介してＲＯＭ１
０内に格納されている定数が読出され、転送回数ブロッ
ク１に含まれる入力バッファ４に入力される。転送回数
ブロック１においては、加減算器５において、予め転送
バイト記憶レジスタ２に格納されている転送バイト数が
前記定数により減算されて、残りの転送バイト数が計算
されてゆく。

【０００６】ＤＭＡ要求受付けブロック１２において受
付けられたＤＭＡ転送要求信号は、プライオリティ・エ
ンコーダ１３においてエンコードされる。この場合、プ
ライオリティ・エンコーダ１３においては、チャネル０
〜３のＤＭＡ転送要求の内、最も優先順位の高いチャネ
ルが選択されるが、ここにおける優先順位は、チャネル
０、１、２、３の順である。エンコードされた要求デー
タは、バスサイクル・シーケンサ・ブロック１９により
生成される転送開始ステート信号１０５および転送中断
ステート信号１０６が、ＯＲ回路１４を介して何れか一
方の信号が“１”レベルになった時に、Ｄフリップフロ
ップ１５に対するセット条件となり、その時のプライオ
リティ・エンコーダ１３の出力が比較器１６に対する一
方の入力となる。そして、クロック信号１０２の毎クロ
ックごとのプライオリティ・エンコーダ１３の出力が、
比較器１６に対するもう一方の入力となり、これらの両
入力が比較器１６において比較され、両者が等しくない
時には、比較器１６より出力されるチャネル切替信号１
０４は“１”レベルとして出力されて、バスサイクル・
シーケンス・ブロック１９に入力される。このチャネル
切替信号１０４が“１”レベルとして出力されるという
ことは、より優先順位の高いＤＭＡ転送要求が来たこと
を意味しており、バスサイクル・シーケンサ・ブロック
１９においては、バス開放要求信号１０８およびチャネ
ル０〜３のＤＭＡ転送許可信号１０９をインアクティブ
として、実行中のチャネルのＤＭＡ転送を中断し、優先
順位の高いチャネルのＤＭＡ転送に切替える。

【０００７】図５（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）
は、１例として、チャネル１のＤＭＡ転送中に、チャネ
ル０のＤＭＡ転送要求が入った時の動作を示すタイミン
グ図である。

【０００８】まず、チャネル１に対応するＤＭＡ要求信
号１０１がアクティブになると、バス開放要求信号１０
８がアクティブとなり、外部のバス・マスタに対してバ
スの開放が求められる。このアクティブなバス開放要求
信号１０８を受けてバスが開放されると、バス開放信号
１０７がアクティブの信号として入力され、要求元に対
してＤＭＡ転送許可信号１０９をアクティブにすること
により、転送要求が許可されたことが伝達される。そし
て、当該チャネル１におけるＤＭＡ転送中に、チャネル
０に対応するＤＭＡ要求信号１０１がアクティブになる
と、チャネル１よりもチャネル０の方が優先順位が高い
ために、バス開放要求信号１０８およびチャネル１に対
応するＤＭＡ転送許可信号１０９をインアクティブとし
て、無条件でチャネル切替え動作に入る。その後におい
て、チャネル０のＤＭＡ転送を行うために、バス開放要
求信号１０８をアクティブとし、そしてバス開放信号１
０７がアクティブになると、チャネル０に対応するＤＭ
Ａ転送許可信号１０９をアクティブにして、チャネル０
のＤＭＡ転送が実行される。そして、チャネル０におけ
るＤＭＡ転送終了後において、再度前記チャネル１にお
ける残りのＤＭＡ転送のために、バス開放要求信号１０
８をアクティブとし、バス開放信号１０７がアクティブ
の信号として入力されると、チャネル１に対応するＤＭ
Ａ転送許可信号１０９をアクティブとして、当該チャネ
ル１における残りのＤＭＡ転送が行われる。

【０００９】上記の動作説明により明らかなように、Ｄ
ＭＡ転送のチャネル切替えを無条件に実行すると、ＤＭ
Ａ転送を中断されたチャネル１においては、バス開放要
求信号１０８をアクティブとして、バス開放信号１０７
がアクティブになるのを待つ待機動作（以下、このよう
な待機動作をオーバヘッドと云う）が、残りのＤＭＡ転
送を実行するために、どうしても必要となる。この場
合、チャネル１における残りのＤＭＡ転送回数が少ない
場合には、前記オーバーヘッドにより、無為に、デッド
・タイムとしてのＤＭＡ転送時間を要することになる。

【００１０】

【発明が解決しようとする課題】上述した従来のＤＭＡ
コントローラにおいては、優先順位の低いチャネルより
優先順位の高いチャネルに切替えが行われる時には、優
先順位の低いチャネルにおけるＤＭＡ転送状態に対して
は無条件に切替えが行われるために、優先順位の低いチ
ャネルの残りの転送バイト数が少ない時にチャネルの切
替えが生じると、残りの数バイトにために、優先順位の
高いチャネルにおけるＤＭＡ転送終了後において、再度
バス・マスタに対してバスの開放要求を出力して、バス
が開放されるのを待機するというオーバヘッドを徒らに
増大させる結果となり、低優先順位のチャネルにおける
ＤＭＡ転送効率を著しく劣化させるという欠点がある。

【００１１】

【課題を解決するための手段】本発明のＤＭＡコントロ
ーラは、外部からのデータ転送要求を受けて、ＤＭＡデ
ータ転送を行うＤＭＡコントローラにおいて、予めＤＭ
Ａデータの転送バイト数を設定しておき、転送の開始に
伴ない残りバイト数が更新されてゆく転送バイト記憶レ
ジスタと、前記転送バイト記憶レジスタの記憶内容を更
新するための加減算器と、ＤＭＡデータ転送を行うチャ
ネルの転送モード、Ｉ／Ｏポート幅およびバス幅を指定
するモード・レジスタと、前記モード・レジスタの内容
をデコードするデコーダと、ＤＭＡデータ転送時に、前
記デコーダの出力を受けて、予め格納されている所定の
定数を出力する定数発生ブロックと、外部からの各チャ
ネルのデータ転送要求信号を受付けて、各チャネルのＤ
ＭＡ要求ならびにＤＭＡ転送開始信号を出力するＤＭＡ
要求受付けブロックと、前記ＤＭＡ要求受付けブロック
の出力をエンコードするプライオリティ・エンコーダ
と、特定のレベル信号をＳ端子に受けてセットされ、前
記プライオリティ・エンコーダの出力をＤ端子に入力
し、外部からのクロック信号をＣＬＫ端子に入力するこ
とにより動作するＤフリップフロップと、前記プライオ
リティ・エンコーダの出力と、前記Ｄフリップフロップ
の出力とを比較して、これらの両出力が等しくない時に
“１”レベルを出力する第１の比較器と、前記転送バイ
ト記憶レジスタの出力と、前記定数発生ブロックの出力
とを比較して、前記転送バイト記憶レジスタの出力が、
前記定数発生ブロックの出力に等しいか、またはそれ以
下である場合においては“０”レベルを出力し、また前
記転送バイト記憶レジスタの出力が、前記定数発生ブロ
ックの出力よりも大きい場合においては“１”レベルを
出力する第２の比較器と、前記第１および第２の比較器
の出力の論理積をとり、チャネル切替信号として出力す
るＡＮＤ回路と、前記ＤＭＡ要求受付けブロックから出
力されるＤＭＡ転送開始信号と、前記ＡＮＤ回路から出
力されるチャネル切替え信号との入力に対応して、バス
開放要求信号を出力するとともに、外部からのバス開放
信号の入力を受けて、外部に対してＤＭＡ転送許可信号
を出力し、内部に対しては、転送開始ステート信号また
は転送中断ステート信号を出力するバスサイクル・シー
ケンサ・ブロックと、前記転送開始ステート信号および
前記転送中断ステート信号の論理和をとり、前記特定の
レベル信号として、前記ＤフリップフロップのＳ端子に
出力するＯＲ回路と、を備えと構成される。

【００１２】なお、前記定数発生ブロックの記憶手段
は、ＲＯＭにより構成してもよく、またレジスタにより
構成してもよい。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）は、本実施例におけるチャネル切替え時のタイ
ミング図である。以下に、図１および図３を参照して本
実施例の動作について説明する。

【００１５】図１に示されるように、本実施例は、転送
バイト記憶レジスタ２、入力バッファ３、４および加減
算器５を含む転送回数ブロック１と、モード・レジスタ
７およびデコーダ８を含む転送モード・ブロック６と、
内部にＲＯＭ１０を含む定数発生ブロック９と、ＤＭＡ
要求受付けブロック１２、プライオリティ・エンコーダ
１３、ＯＲ回路１４、Ｄフリップフロップ１５、比較器
１６、１７およびＡＮＤ回路１８を含むＤＭＡ受付けブ
ロック１１と、バスサイクル・シーケンサ・ブロック１
９とを備えて構成される。

【００１６】図１において、チャネル０、１、２、３に
対応するＤＭＡ要求信号１０１の内の何れかのチャネル
に対応するＤＭＡ要求信号がアクティブになると、ＤＭ
Ａ要求受付けブロック１２により、ＤＭＡ転送開始信号
１０３はアクテイブな信号として出力され、バスサイク
ル・シーケンサ・ブロック１９およびデータレジスタ１
に含まれる入力バッファ３および４に入力される。バス
サイクル・シーケンサ・ブロック１９においては、アク
ティブなＤＭＡ転送開始信号１０３を受けて、バスサイ
クルに対する制御が開始される。これにより、バス開放
要求信号１０８はアクティブな信号として出力され、外
部のバス・マスタに送られる。このバス・マスタよりバ
ス開放信号１０７が応答入力されると、ＤＭＡ要求のあ
ったチャネルに対応するＤＭＡ転送許可信号１０９がア
クティブな信号として出力されて、要求元に対して、当
該ＤＭＡ転送が受付けられたことが伝達される。

【００１７】また、転送回数ブロック１においては、ア
クティブなＤＭＡ転送開始信号１０３を受けて、入力バ
ッファ３および４が活性化され、モードレジスタ７に格
納されているＩ／Ｏ幅、バス幅および転送方向を示すデ
ータをデコーダ８によりデコードし、その残りの転送バ
イト数が計算されていく。

【００１８】ＤＭＡ要求受付けブロック１２において受
付けられたＤＭＡ転送要求信号は、プライオリティ・エ
ンコーダ１３においてエンコードされる。この場合、プ
ライオリティ・エンコーダ１３においては、チャネル０
〜３のＤＭＡ転送要求の内、最も優先順位の高いチャネ
ルが選択されるが、ここにおける優先順位は、前述の従
来例の場合と同様にチャネル０、１、２、３の順であ
る。エンコードされた要求データは、バスサイクル・シ
ーケンサ・ブロック１９により生成される転送開始ステ
ート信号１０５および転送中断ステート信号１０６が、
ＯＲ回路１４を介して何れか一方の信号が“１”レベル
になった時に、Ｄフリップフロップ１５に対するセット
条件となり、その時のプライオリティ・エンコーダ１３
の出力が比較器１６の一方の入力端に入力される。そし
て、クロック信号１０２の毎クロックごとのプライオリ
ティ・エンコーダ１３の出力が、比較器１６のもう一方
の入力端に入力されて、これらの両入力が比較器１６に
おいて比較され、両者が等しくない時には、比較器１６
より出力されるチャネル切替信号１０４は“１”レベル
として出力されて、ＡＮＤ回路１８に入力される。ま
た、これと同時に、比較器１７においては、その時点に
おける転送バイト記憶レジスタ２の内容と、モードレジ
スタ７のデコード出力が定数発生ブロック９に入力され
て、当該定数発生ブロック９より出力される残り転送バ
イト数の値とが比較され、その比較出力は、同様にＡＮ
Ｄ回路１８に入力される。この場合、比較器１７におい
て、転送バイト記憶レジスタ２の内容の値が、定数発生
ブロック９よりの出力値に等しいか、またはそれ以下の
時には、当該比較器１７よりは“０”レベルが出力され
る。この比較器１７に出力が“０”レベルの場合には、
ＡＮＤ回路１８において、比較器１６の出力はマスクさ
れる状態となる。これによりチャネル切替信号１０４の
レベルを抑制することが可能となり、残り転送バイトの
少ない時のチャネル切替え動作が行われないように制御
することができる。

【００１９】図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）
に示されるのは、例として、本実施例において、チャネ
ル１におけるＤＭＡ転送中に、チャネル０のＤＭＡ転送
要求が入った時の動作を示すタイミング図である。図３
において、まずチャネル１のＤＭＡ要求信号１０１が、
時間Ｔ₁においてアクティブ（図３において、アクティ
プ・レベルは“０”レベルを意味する）になると、バス
サイクル・シーケンサ・ブロック１９より出力されるバ
ス開放要求信号１０８がアクティブとなり、外部のバス
・マスタに対してバスの開放要求が出される。このバス
開放要求信号１０８によりバスが開放されると、外部よ
りバスサイクル・シーケンサ・ブロック１９に入力され
るバス開放信号１０７がアクティブとなる。これによ
り、チャネル１に対応するＤＭＡ転送許可信号１０９が
アクティブとなり、チャネル１の転送要求に対応するＤ
ＭＡ転送の開始が、当該要求元に伝達される。そして、
図３に示されるように、チャネル１に対応するＤＭＡ転
送許可信号１０９（図３（ｅ）参照）を受けて、チャネ
ル１のＤＭＡ転送が開始される（図３（ｂ）、（ｃ）参
照）。

【００２０】このようにして、チャネル１においてＤＭ
Ａ転送が実行されている途中過程において、図３（ｆ）
に示されるように、時間Ｔ₂においてチャネル０のＤＭ
Ａ要求信号１０１がアクティブになると、チャネル０の
方がチャネル１よりも優先順位が高いにもかかわらず、
この時点におけるチャネル１のＤＭＡ転送における残り
の転送回数が１回であるために、前述のように、チャネ
ル切替信号１０４（図３（ｊ）参照）は“０”レベルに
抑制されて、チャネル１よりチャネル１に対するＤＭＡ
転送切替えが行われない。そして、チャネル１のＤＭＡ
転送終了後において、チャネル０のＤＭＡ転送のため
に、バス開放要求信号１０８がアクティブとなり、バス
開放信号１０７がアクティブとなって、時間Ｔ₃におい
てＤＭＡ転送許可信号１０９がアクティブになり、チャ
ネル０のＤＭＡ転送が開始される（図３（ｂ）、（ｃ）
参照）。なお、図３に示される動作状態においては、本
実施例により、従来例による場合に比較して、チャネル
０および１の両チャネルのＤＭＡ転送終了に要する時間
として、１１クロック分の転送時間を短縮することが可
能となっている。

【００２１】次に、図２に示されるのは、本発明の第２
の実施例を示すブロック図である。図１に示されるよう
に、本実施例は、転送バイト記憶レジスタ２、入力バッ
ファ３、４および加減算器５を含む転送回数ブロック１
と、モード・レジスタ７およびデコーダ８を含む転送モ
ード・ブロック６と、内部にレジスタ２０を含む定数発
生ブロック９と、ＤＭＡ要求受付けブロック１２、プラ
イオリティ・エンコーダ１３、ＯＲ回路１４、Ｄフリッ
プフロップ１５、比較器１６、１７およびＡＮＤ回路１
８を含むＤＭＡ受付けブロック１１と、バスサイクル・
シーケンサ・ブロック１９とを備えて構成される。図１
と図２とを対比して分かるように、本実施例の第１の実
施例との相違点は、定数発生ブロック９における定数の
記憶手段として、ＲＯＭの代りにレジスタが用いられて
いることである。なお、本実施例の動作については、Ｄ
ＭＡ転送が開始される前に、定数発生ブロック９の内部
のレジスタ２０に、予め所定の定数値を設定すること以
外の総合動作については、前述の第１の実施例の場合と
全く同様であり、その説明は省略する。

【００２２】

【発明の効果】以上説明したように、本発明は、優先順
位の低いチャネルのＤＭＡ転送過程において、優先順位
の高いチャネルのＤＭＡ転送要求が出された場合におい
ても、前記優先順位の低いチャネルにおける残り転送回
数が少ない時点においては、当該残り転送回数値を判定
することにより、優先順位の高いチャネルに対するチャ
ネル切替えを行うことなく、これにより、総体的に各チ
ャネルのＤＭＡ転送時間を短縮することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明における動作を示すタイミング図であ
る。

【図４】従来例を示すブロック図である。

【図５】従来例における動作を示すタイミング図であ
る。

【符号の説明】

１転送回数ブロック２転送バイト記憶レジスタ３、４入力バッファ５加減算器６転送モード・ブロック７モード・レジスタ８デコーダ９定数発生ブロック１０ＲＯＭ１１ＤＭＡ受付けブロック１２ＤＭＡ要求受付けブロック１３プライオリティ・エンコーダ１４ＯＲ回路１５Ｄフリップフロップ１６、１７比較器１８ＡＮＤ回路１９バスサイクル・シーケンサ・ブロック２０レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】外部からのデータ転送要求を受けて、Ｄ
ＭＡデータ転送を行うＤＭＡコントローラにおいて、予めＤＭＡデータの転送バイト数を設定しておき、転送
の開始に伴ない残りバイト数が更新されてゆく転送バイ
ト記憶レジスタと、前記転送バイト記憶レジスタの記憶内容を更新するため
の加減算器と、ＤＭＡデータ転送を行うチャネルの転送モード、Ｉ／Ｏ
ポート幅およびバス幅を指定するモード・レジスタと、前記モード・レジスタの内容をデコードするデコーダと
ＤＭＡデータ転送時に、前記デコーダの出力を受けて、
予め格納されている所定の定数を出力する定数発生ブロ
ックと、外部からの各チャネルのデータ転送要求信号を受付け
て、各チャネルのＤＭＡ要求ならびにＤＭＡ転送開始信
号を出力するＤＭＡ要求受付けブロックと、前記ＤＭＡ要求受付けブロックの出力をエンコードする
プライオリティ・エンコーダと、特定のレベル信号をＳ端子に受けてセットされ、前記プ
ライオリティ・エンコーダの出力をＤ端子に入力し、外
部からのクロック信号をＣＬＫ端子に入力することによ
り動作するＤフリップフロップと、前記プライオリティ・エンコーダの出力と、前記Ｄフリ
ップフロップの出力とを比較して、これらの両出力が等
しくない時に“１”レベルを出力する第１の比較器と、前記転送バイト記憶レジスタの出力と、前記定数発生ブ
ロックの出力とを比較して、前記転送バイト記憶レジス
タの出力が、前記定数発生ブロックの出力に等しいか、
またはそれ以下である場合においては“０”レベルを出
力し、また前記転送バイト記憶レジスタの出力が、前記
定数発生ブロックの出力よりも大きい場合においては
“１”レベルを出力する第２の比較器と、前記第１および第２の比較器の出力の論理積をとり、チ
ャネル切替信号として出力するＡＮＤ回路と、前記ＤＭＡ要求受付けブロックから出力されるＤＭＡ転
送開始信号と、前記ＡＮＤ回路から出力されるチャネル
切替え信号との入力に対応して、バス開放要求信号を出
力するとともに、外部からのバス開放信号の入力を受け
て、外部に対してＤＭＡ転送許可信号を出力し、内部に
対しては、転送開始ステート信号または転送中断ステー
ト信号を出力するバスサイクル・シーケンサ・ブロック
と、前記転送開始ステート信号および前記転送中断ステート
信号の論理和をとり、前記特定のレベル信号として、前
記ＤフリップフロップのＳ端子に出力するＯＲ回路と、を備えることを特徴とするＤＭＡコントローラ。
【請求項２】前記定数発生ブロックの記憶手段が、Ｒ
ＯＭにより構成される請求項１記載のＤＭＡコントロー
ラ。
【請求項３】前記定数発生ブロックの記憶手段が、レ
ジスタにより構成される請求項１記載のＤＭＡコントロ
ーラ。