JP2822986B2 - Ｄｍａ内蔵シングルチップマイクロコンピュータ - Google Patents
Ｄｍａ内蔵シングルチップマイクロコンピュータInfo
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- cpu
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
【０００１】
【発明の属する技術分野】本発明は、シングルチップマ
イクロコンピュータに関し、特にＲＩＳＣ型ＣＰＵコア
を内蔵したシングルチップマイクロコンピュータの低消
費電力ＤＭＡ制御方式に関する。
イクロコンピュータに関し、特にＲＩＳＣ型ＣＰＵコア
を内蔵したシングルチップマイクロコンピュータの低消
費電力ＤＭＡ制御方式に関する。
【０００２】
【従来の技術】従来、ＤＭＡ（ダイレクトメモリアクセ
ス）機能を内蔵したマイクロコンピュータとして、例え
ば特開平２−２４４３１２号公報には、データの送信と
受信の間（この間ＣＰＵは動作していない）、ＣＰＵの
クロックの発振を止め、長時間の転送でも、低消費電力
で行うようにした低消費電力携帯情報機器が提案されて
いる。
ス）機能を内蔵したマイクロコンピュータとして、例え
ば特開平２−２４４３１２号公報には、データの送信と
受信の間（この間ＣＰＵは動作していない）、ＣＰＵの
クロックの発振を止め、長時間の転送でも、低消費電力
で行うようにした低消費電力携帯情報機器が提案されて
いる。
【０００３】図７は、従来のＤＭＡ内蔵シングルチップ
マイクロコンピュータの一例を示すブロック図である。
図７を参照すると、中央演算処理装置（以下「ＣＰＵ」
という）１０１は、バス１１１を介して、メモリ１０
２、ＣＰＵクロック発振制御回路１０３、インタラプト
制御回路１０４、ダイレクトメモリアクセス（以下、Ｄ
ＭＡと称す）回路１０６、及びシリアル通信回路１０７
に接続されている。転送コイル１１４に接続された変復
調回路１０９の出力ａは、シリアル通信回路１０７とＤ
ＭＡ回路１０６に接続されている。シリアル通信回路１
０７の出力ｂは変復調回路１０９に接続され、出力ｃは
ＤＭＡ回路１０６に接続されている。
マイクロコンピュータの一例を示すブロック図である。
図７を参照すると、中央演算処理装置（以下「ＣＰＵ」
という）１０１は、バス１１１を介して、メモリ１０
２、ＣＰＵクロック発振制御回路１０３、インタラプト
制御回路１０４、ダイレクトメモリアクセス（以下、Ｄ
ＭＡと称す）回路１０６、及びシリアル通信回路１０７
に接続されている。転送コイル１１４に接続された変復
調回路１０９の出力ａは、シリアル通信回路１０７とＤ
ＭＡ回路１０６に接続されている。シリアル通信回路１
０７の出力ｂは変復調回路１０９に接続され、出力ｃは
ＤＭＡ回路１０６に接続されている。
【０００４】ＤＭＡ回路１０６の出力ｄはシリアル通信
回路１０７に接続され、出力ｅはバス制御回路１０５に
接続されている。バス制御回路１０５のバスリクエスト
出力ｈはＣＰＵ１０１に接続され、出力ｆはインタラプ
ト制御回路１０４に接続されている。インラプト制御回
路１０４のインタラプト出力ｊはＣＰＵ１０１に接続さ
れ、出力ｇはＣＰＵクロック発振制御回路１０３に接続
されている。
回路１０７に接続され、出力ｅはバス制御回路１０５に
接続されている。バス制御回路１０５のバスリクエスト
出力ｈはＣＰＵ１０１に接続され、出力ｆはインタラプ
ト制御回路１０４に接続されている。インラプト制御回
路１０４のインタラプト出力ｊはＣＰＵ１０１に接続さ
れ、出力ｇはＣＰＵクロック発振制御回路１０３に接続
されている。
【０００５】ＣＰＵクロック発振制御回路１０３には、
ＣＰＵ用水晶振動子１１２が接続されており、クロック
出力ｋはＣＰＵ１０１に接続され、出力ｍはバス制御回
路１０５に接続されている。ＣＰＵ１０１のバスアクノ
リッジ出力ｉはＣＰＵクロック制御回路１０３、インタ
ラプト制御回路１０４、及びバス制御回路１０５に接続
されている。
ＣＰＵ用水晶振動子１１２が接続されており、クロック
出力ｋはＣＰＵ１０１に接続され、出力ｍはバス制御回
路１０５に接続されている。ＣＰＵ１０１のバスアクノ
リッジ出力ｉはＣＰＵクロック制御回路１０３、インタ
ラプト制御回路１０４、及びバス制御回路１０５に接続
されている。
【０００６】発振回路１１０には、水晶振動子１１３が
接続されており、出力ｎはＤＭＡ回路１０６、シリアル
通信回路１０１、変復調回路１０９に接続されている。
接続されており、出力ｎはＤＭＡ回路１０６、シリアル
通信回路１０１、変復調回路１０９に接続されている。
【０００７】次に図７に示したＤＭＡ内蔵シングルチッ
プマイクロコンピュータの動作を説明する。まず受信動
作を説明する。
プマイクロコンピュータの動作を説明する。まず受信動
作を説明する。
【０００８】受信動作においては、ＣＰＵ１０１は、Ｄ
ＭＡ回路１０６とシリアル通信回路１０７をＤＭＡ転送
待ちにする。
ＭＡ回路１０６とシリアル通信回路１０７をＤＭＡ転送
待ちにする。
【０００９】次にＣＰＵ１０１は、ＣＰＵクロック発振
制御回路１０３にクロック停止命令を実行する。ＣＰＵ
クロック発振制御回路１０３は、その命令を出力ｍを通
してバス制御回路１０５へ伝える。
制御回路１０３にクロック停止命令を実行する。ＣＰＵ
クロック発振制御回路１０３は、その命令を出力ｍを通
してバス制御回路１０５へ伝える。
【００１０】バス制御回路１０５は、ＣＰＵ１０１に対
しバスリクエスト出力ｈを出し、ＣＰＵ１０１からのバ
スアクノリッジｉを待つ。
しバスリクエスト出力ｈを出し、ＣＰＵ１０１からのバ
スアクノリッジｉを待つ。
【００１１】バスアクノリッジｉを受けるとＣＰＵ発振
制御回路１０３はＣＰＵクロックの発振を停止し、低消
費電流モードとなる。
制御回路１０３はＣＰＵクロックの発振を停止し、低消
費電流モードとなる。
【００１２】この状態で、転送ブロックが電磁信号波形
として変調され、転送コイル１１４から入力されると、
その信号波形は変復調回路１０９により復調され、フラ
グ判定回路１０８へ入力される。
として変調され、転送コイル１１４から入力されると、
その信号波形は変復調回路１０９により復調され、フラ
グ判定回路１０８へ入力される。
【００１３】フラグ判定回路１０８は、フラグであるこ
とを確認すると、ＤＭＡ受信許可の信号ｌをシリアル通
信回路１０７とＤＭＡ回路１０６に送る。
とを確認すると、ＤＭＡ受信許可の信号ｌをシリアル通
信回路１０７とＤＭＡ回路１０６に送る。
【００１４】シリアル通信回路１０７は、フラグの後に
受信される次のフラグまでのデータを１バイトごとに分
け、ＤＭＡ回路１０６へ送る。
受信される次のフラグまでのデータを１バイトごとに分
け、ＤＭＡ回路１０６へ送る。
【００１５】ＤＭＡ回路１０６は、シリアル通信回路１
０７からのデータをバス１１１を介しメモリ１０２へ書
き込む。
０７からのデータをバス１１１を介しメモリ１０２へ書
き込む。
【００１６】そしてエンドフラグを受信するとフラグ判
定回路１０８は、シリアル通信回路１０７とＤＭＡ回路
１０６へ受信終了の信号を伝える。
定回路１０８は、シリアル通信回路１０７とＤＭＡ回路
１０６へ受信終了の信号を伝える。
【００１７】受信終了の信号を受けたＤＭＡ回路１０６
は、バス制御回路１０５へＤＭＡ受信終了を伝え、バス
制御回路１０５は、インタラプト制御回路１０４へＤＭ
Ａ受信終了インタラプト要求を送出する。
は、バス制御回路１０５へＤＭＡ受信終了を伝え、バス
制御回路１０５は、インタラプト制御回路１０４へＤＭ
Ａ受信終了インタラプト要求を送出する。
【００１８】インタラプト要求を受けたインタラプト制
御回路１０４は、ＣＰＵクロック発振制御回路１０３に
発振信号を送り、ＣＰＵ用水晶振動子１１２は発振を開
始する。ＣＰＵクロック発振制御回路１０３は発振が安
定したところでクロックをＣＰＵ１０１へ出力し、バス
制御回路１０５へＣＰＵクロックを出力したことを伝え
る。バス制御回路１０５はＣＰＵ１０１へクロックが出
力されたのを確認し、バスリクエストを落とし、バスを
開放する。
御回路１０４は、ＣＰＵクロック発振制御回路１０３に
発振信号を送り、ＣＰＵ用水晶振動子１１２は発振を開
始する。ＣＰＵクロック発振制御回路１０３は発振が安
定したところでクロックをＣＰＵ１０１へ出力し、バス
制御回路１０５へＣＰＵクロックを出力したことを伝え
る。バス制御回路１０５はＣＰＵ１０１へクロックが出
力されたのを確認し、バスリクエストを落とし、バスを
開放する。
【００１９】インタラプト制御回路１０４は、ＣＰＵ１
０１からのバスアクノリッジ信号によりＣＰＵ１０１が
バスを獲得したのを知るとインタラプトをＣＰＵ１０１
に対して出力する。以上のようにすることにより、ＣＰ
Ｕ１０１が停止していてもデータを受信することがで
き、かつＣＰＵ１０１は受信したことを知ることができ
る。
０１からのバスアクノリッジ信号によりＣＰＵ１０１が
バスを獲得したのを知るとインタラプトをＣＰＵ１０１
に対して出力する。以上のようにすることにより、ＣＰ
Ｕ１０１が停止していてもデータを受信することがで
き、かつＣＰＵ１０１は受信したことを知ることができ
る。
【００２０】次に送信の場合について説明する。
【００２１】ＣＰＵ１０１は、ＤＭＡ回路１０６とシリ
アル通信回路１０７をＤＭＡ転送待ちにする。ＣＰＵ１
０１は、ＣＰＵクロック発振制御回路１０３、ＤＭＡ回
路１０６、及びシリアル通信回路１０７に対しＤＭＡ送
信命令を送る。
アル通信回路１０７をＤＭＡ転送待ちにする。ＣＰＵ１
０１は、ＣＰＵクロック発振制御回路１０３、ＤＭＡ回
路１０６、及びシリアル通信回路１０７に対しＤＭＡ送
信命令を送る。
【００２２】ＤＭＡ送信命令を受け、ＣＰＵクロック発
振制御回路１０３はバス制御回路１０５にバスの獲得を
要求する。要求を受けたバス制御回路１０５はバスリク
エスト信号をＣＰＵ１０１に対して出力しバスを獲得す
る。バスを獲得するとＣＰＵクロック発振制御回路１０
３は発振を停止し、低消費電力モードになる。シリアル
通信回路１０７はスタートフラグを送信し、次にＤＭＡ
回路１０６がメモリ１０２から読み出したデータを次々
に送信する。送るべきデータを全て送り終わるとシリア
ル送信回路１０７はエンドフラグを送信する。
振制御回路１０３はバス制御回路１０５にバスの獲得を
要求する。要求を受けたバス制御回路１０５はバスリク
エスト信号をＣＰＵ１０１に対して出力しバスを獲得す
る。バスを獲得するとＣＰＵクロック発振制御回路１０
３は発振を停止し、低消費電力モードになる。シリアル
通信回路１０７はスタートフラグを送信し、次にＤＭＡ
回路１０６がメモリ１０２から読み出したデータを次々
に送信する。送るべきデータを全て送り終わるとシリア
ル送信回路１０７はエンドフラグを送信する。
【００２３】シリアル通信回路１０１の出力は変復調回
路１０９により転送コイル１１４で転送できるような波
形に変調される。
路１０９により転送コイル１１４で転送できるような波
形に変調される。
【００２４】送信が終了すると、ＤＭＡ回路１０６は送
信終了をバス制御回路１０５に伝え、バス制御回路１０
５は、インタラプト制御回路１０４に送信終了インタラ
プト要求を出す。インタラプト制御回路１０４はＣＰＵ
クロック発振制御回路１０３に発振要求を出す。
信終了をバス制御回路１０５に伝え、バス制御回路１０
５は、インタラプト制御回路１０４に送信終了インタラ
プト要求を出す。インタラプト制御回路１０４はＣＰＵ
クロック発振制御回路１０３に発振要求を出す。
【００２５】ＣＰＵクロック発振制御回路１０３は発振
を開始、発振が安定したところでＣＰＵ１０１にクロッ
クを供給し、それをバス制御回路１０４へ伝える。バス
制御回路１０４はバスリクエストを解除しバスを解放す
る。ＣＰＵ１０１からのバスアクノリッジ信号解除を受
け、インタラプト制御回路１０４はＣＰＵ１０１に送信
終了インタラプトを出す。以上のようにすることによ
り、ＣＰＵ１０１が停止していてもデータを送信するこ
とができる。
を開始、発振が安定したところでＣＰＵ１０１にクロッ
クを供給し、それをバス制御回路１０４へ伝える。バス
制御回路１０４はバスリクエストを解除しバスを解放す
る。ＣＰＵ１０１からのバスアクノリッジ信号解除を受
け、インタラプト制御回路１０４はＣＰＵ１０１に送信
終了インタラプトを出す。以上のようにすることによ
り、ＣＰＵ１０１が停止していてもデータを送信するこ
とができる。
【００２６】
【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有している。
記記載の問題点を有している。
【００２７】（１）第１の問題点は、ＣＰＵからのメモ
リのアクセススピードが遅い、という点である。このた
め、一つの命令を１クロックで処理するＲＩＳＣ型ＣＰ
Ｕを使用しても、メモリアクセスには、数クロックが必
要とされることになり、その結果ＣＰＵの処理能力が低
下する。
リのアクセススピードが遅い、という点である。このた
め、一つの命令を１クロックで処理するＲＩＳＣ型ＣＰ
Ｕを使用しても、メモリアクセスには、数クロックが必
要とされることになり、その結果ＣＰＵの処理能力が低
下する。
【００２８】その理由は、ＣＰＵとメモリが他の周辺回
路と共通のバスで接続されているためである。この共通
のバスには、配線容量や各周辺回路による入力容量など
の負荷容量が付加しており、これがＣＰＵによるメモリ
アクセスのスピード低下の要因となっている。また、各
周辺回路に接続されるバスは、配線面積を小さくするた
めに、アドレスとデータとをマルチプレクスするのが一
般的とされており、これにより、メモリアクセスに数ク
ロックが必要となる。
路と共通のバスで接続されているためである。この共通
のバスには、配線容量や各周辺回路による入力容量など
の負荷容量が付加しており、これがＣＰＵによるメモリ
アクセスのスピード低下の要因となっている。また、各
周辺回路に接続されるバスは、配線面積を小さくするた
めに、アドレスとデータとをマルチプレクスするのが一
般的とされており、これにより、メモリアクセスに数ク
ロックが必要となる。
【００２９】（２）第２の問題点は、シリアルの送受信
中にＣＰＵが他の処理を全く実行できないこと、及びＣ
ＰＵの総合的な処理能力が低下する点である。
中にＣＰＵが他の処理を全く実行できないこと、及びＣ
ＰＵの総合的な処理能力が低下する点である。
【００３０】その理由は、シリアルでデータブロックの
送受信を開始してから終了するまで、ＣＰＵ用水晶振動
子の発振を止め、ＣＰＵへのクロック供給を停止させる
ためである。このため、シリアルの送受信を行なってい
る間、ＣＰＵが完全に停止する。しかも、シリアルの送
受信終了後に、ＣＰＵ用水晶振動子の発振安定に数ｍｓ
の時間を要するため、この間もＣＰＵが停止する。
送受信を開始してから終了するまで、ＣＰＵ用水晶振動
子の発振を止め、ＣＰＵへのクロック供給を停止させる
ためである。このため、シリアルの送受信を行なってい
る間、ＣＰＵが完全に停止する。しかも、シリアルの送
受信終了後に、ＣＰＵ用水晶振動子の発振安定に数ｍｓ
の時間を要するため、この間もＣＰＵが停止する。
【００３１】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ＣＰＵから１クロ
ックでアクセス可能なメモリと各周辺回路の間で、高速
なＤＭＡ転送を行うことを可能としたマイクロコンピュ
ータを提供することにある。さらに、本発明は、ＤＭＡ
転送時には、ＣＰＵのクロックを停止することにより、
ＣＰＵで消費する電力を低減することも目的としてい
る。
なされたものであって、その目的は、ＣＰＵから１クロ
ックでアクセス可能なメモリと各周辺回路の間で、高速
なＤＭＡ転送を行うことを可能としたマイクロコンピュ
ータを提供することにある。さらに、本発明は、ＤＭＡ
転送時には、ＣＰＵのクロックを停止することにより、
ＣＰＵで消費する電力を低減することも目的としてい
る。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＤＭＡ内蔵マイクロコンピュータは、ＣＰ
Ｕと、データのアクセスが行われるメモリとの間を、前
記ＣＰＵと周辺装置との間を接続する内部バスとは別の
バスにて接続する構成とし、前記メモリへのアドレス入
力は、前記ＣＰＵのアドレスバス出力と前記内部バスの
いずれか一方が選択されて供給され、前記メモリと前記
ＣＰＵのデータバスは前記内部バスとバッファ手段を介
して接続され、ＤＭＡ転送時、前記内部バスを介して前
記メモリがアクセスされることを特徴とする。
め、本発明のＤＭＡ内蔵マイクロコンピュータは、ＣＰ
Ｕと、データのアクセスが行われるメモリとの間を、前
記ＣＰＵと周辺装置との間を接続する内部バスとは別の
バスにて接続する構成とし、前記メモリへのアドレス入
力は、前記ＣＰＵのアドレスバス出力と前記内部バスの
いずれか一方が選択されて供給され、前記メモリと前記
ＣＰＵのデータバスは前記内部バスとバッファ手段を介
して接続され、ＤＭＡ転送時、前記内部バスを介して前
記メモリがアクセスされることを特徴とする。
【００３３】
【発明の実施の形態】本発明の好ましい実施の形態、及
び実施の形態をより具体的に説明する実施例を以下に図
面を参照して説明する。
び実施の形態をより具体的に説明する実施例を以下に図
面を参照して説明する。
【００３４】本発明は、その好ましい実施の形態におい
て、図１を参照すると、ＣＰＵ２が出力するＲＡＭアド
レスバス１４と、内部バス１１のいずれかを選択してＲ
ＡＭ４へＲＡＭアドレス１６として出力する選択手段１
５と、ＲＡＭデータバス１７と内部バス１１の間でデー
タの受け渡しを行なうＲＡＭデータバッファ１８と、を
備え、ＤＭＡ転送時には内部バス１１を介してＲＡＭ４
のアクセスを可能としている。また、ＤＭＡ転送時には
ＣＰＵ２のクロックを停止される。
て、図１を参照すると、ＣＰＵ２が出力するＲＡＭアド
レスバス１４と、内部バス１１のいずれかを選択してＲ
ＡＭ４へＲＡＭアドレス１６として出力する選択手段１
５と、ＲＡＭデータバス１７と内部バス１１の間でデー
タの受け渡しを行なうＲＡＭデータバッファ１８と、を
備え、ＤＭＡ転送時には内部バス１１を介してＲＡＭ４
のアクセスを可能としている。また、ＤＭＡ転送時には
ＣＰＵ２のクロックを停止される。
【００３５】すなわち、本発明の実施の形態に係るＤＭ
Ａ内蔵マイクロコンピュータは、ＣＰＵ２と、命令を格
納するＲＯＭ３と、データを格納するＲＡＭ４と、シリ
アル通信回路９と、ＤＭＡ回路８と、バス制御回路７
と、割り込み制御回路６と、ＣＰＵクロック制御回路５
と、発振回路１０と、ＣＰＵ２、シリアル通信回路９、
ＤＭＡ回路８、バス制御回路７、割り込み制御回路６、
及びクロック制御回路５を接続する内部バス１１と、Ｃ
ＰＵ２がＲＯＭ３に出力するＲＯＭアドレスバス１２
と、ＲＯＭ３がＣＰＵ２に出力するＲＯＭデータバス１
３と、ＣＰＵ２がＲＡＭ４に出力するＲＡＭアドレスバ
ス１４と、ＣＰＵ２とＲＡＭ４とを接続するＲＡＭデー
タバス１７と、ＣＰＵ２が出力するＲＡＭアドレス１４
と内部バス１１とのいずれか一方を選択するＲＡＭアド
レス選択手段１５と、ＲＡＭデータバス１７と内部バス
１１をデータバッファ１８を介して接続する手段と、を
備え、内部バス１１を介して、ＲＡＭ４とシリアル通信
回路９との間で、ＤＭＡ転送が行なわれる。
Ａ内蔵マイクロコンピュータは、ＣＰＵ２と、命令を格
納するＲＯＭ３と、データを格納するＲＡＭ４と、シリ
アル通信回路９と、ＤＭＡ回路８と、バス制御回路７
と、割り込み制御回路６と、ＣＰＵクロック制御回路５
と、発振回路１０と、ＣＰＵ２、シリアル通信回路９、
ＤＭＡ回路８、バス制御回路７、割り込み制御回路６、
及びクロック制御回路５を接続する内部バス１１と、Ｃ
ＰＵ２がＲＯＭ３に出力するＲＯＭアドレスバス１２
と、ＲＯＭ３がＣＰＵ２に出力するＲＯＭデータバス１
３と、ＣＰＵ２がＲＡＭ４に出力するＲＡＭアドレスバ
ス１４と、ＣＰＵ２とＲＡＭ４とを接続するＲＡＭデー
タバス１７と、ＣＰＵ２が出力するＲＡＭアドレス１４
と内部バス１１とのいずれか一方を選択するＲＡＭアド
レス選択手段１５と、ＲＡＭデータバス１７と内部バス
１１をデータバッファ１８を介して接続する手段と、を
備え、内部バス１１を介して、ＲＡＭ４とシリアル通信
回路９との間で、ＤＭＡ転送が行なわれる。
【００３６】ＣＰＵクロック制御回路５は、ＤＭＡ転送
中に、ＣＰＵ２へ供給するクロックを停止させる。
中に、ＣＰＵ２へ供給するクロックを停止させる。
【００３７】ＣＰＵ２は、ＲＡＭアドレスバス１４、Ｒ
ＡＭアドレス選択手段１５、及びＲＡＭデータバス１７
を介して、好ましくはＲＡＭ４を１クロックでアクセス
する。
ＡＭアドレス選択手段１５、及びＲＡＭデータバス１７
を介して、好ましくはＲＡＭ４を１クロックでアクセス
する。
【００３８】
【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例を図面を参照して以下に説明
する。
明すべく、本発明の実施例を図面を参照して以下に説明
する。
【００３９】［実施例１］まず、本発明の第１の実施例
について図面を参照して説明する。図１は、本発明の第
１の実施例に係るＤＭＡ内蔵シングルチップマイクロコ
ンピュータの要部を示すブロック図である。
について図面を参照して説明する。図１は、本発明の第
１の実施例に係るＤＭＡ内蔵シングルチップマイクロコ
ンピュータの要部を示すブロック図である。
【００４０】図１を参照すると、本実施例においては、
シングルチップマイクロコンピュータ１内のＣＰＵ２
は、ＲＯＭアドレスバス１２、ＲＯＭデータバス１３を
介してＲＯＭ３と接続されている。また、ＣＰＵ２は、
ＲＡＭアドレスバス１４、１６、マルチプレクサ１５、
ＲＡＭデータバス１７を介してＲＡＭ４と接続されてい
る。さらに、ＣＰＵ２は、バス１１を介してＣＰＵクロ
ック発振制御回路５、割り込み制御回路６、バス制御回
路７、ＤＭＡ回路８、及びシリアル通信回路９に接続さ
れている。内部バス１１とＲＡＭデータバス１７はＲＡ
Ｍデータバッファ１８を介して接続している。
シングルチップマイクロコンピュータ１内のＣＰＵ２
は、ＲＯＭアドレスバス１２、ＲＯＭデータバス１３を
介してＲＯＭ３と接続されている。また、ＣＰＵ２は、
ＲＡＭアドレスバス１４、１６、マルチプレクサ１５、
ＲＡＭデータバス１７を介してＲＡＭ４と接続されてい
る。さらに、ＣＰＵ２は、バス１１を介してＣＰＵクロ
ック発振制御回路５、割り込み制御回路６、バス制御回
路７、ＤＭＡ回路８、及びシリアル通信回路９に接続さ
れている。内部バス１１とＲＡＭデータバス１７はＲＡ
Ｍデータバッファ１８を介して接続している。
【００４１】シリアルの入力端子２１からのシリアル入
力ａ１、及び出力端子２２へのシリアル出力ａ２は、シ
リアル通信回路９に接続されている。シリアル通信回路
９のシリアル送信／受信完了出力ａ３は、ＤＭＡ回路８
に接続されている。ＤＭＡ回路８のＤＭＡデータストロ
ーブ信号ａ４は、シリアル通信回路９に接続され、出力
ＤＭＡリクエスト信号ａ５は、バス制御回路７に接続さ
れ、出力ＤＭＡ割り込み信号ａ１１は、割り込み制御回
路６に接続されている。
力ａ１、及び出力端子２２へのシリアル出力ａ２は、シ
リアル通信回路９に接続されている。シリアル通信回路
９のシリアル送信／受信完了出力ａ３は、ＤＭＡ回路８
に接続されている。ＤＭＡ回路８のＤＭＡデータストロ
ーブ信号ａ４は、シリアル通信回路９に接続され、出力
ＤＭＡリクエスト信号ａ５は、バス制御回路７に接続さ
れ、出力ＤＭＡ割り込み信号ａ１１は、割り込み制御回
路６に接続されている。
【００４２】バス制御回路７のＤＭＡアクノリッジ信号
ａ６は、ＣＰＵ２、及びＤＭＡ回路８に接続されてお
り、ＣＰＵクロック停止信号ａ１０は、ＣＰＵ２、及び
ＣＰＵクロック制御回路５に接続されている。割り込み
制御回路６の割り込みリクエスト信号ａ８は、ＣＰＵ２
に接続されている。
ａ６は、ＣＰＵ２、及びＤＭＡ回路８に接続されてお
り、ＣＰＵクロック停止信号ａ１０は、ＣＰＵ２、及び
ＣＰＵクロック制御回路５に接続されている。割り込み
制御回路６の割り込みリクエスト信号ａ８は、ＣＰＵ２
に接続されている。
【００４３】ＣＰＵクロック発振制御回路５のＣＰＵク
ロック出力ａ７は、ＣＰＵ２に接続されている。ＣＰＵ
２の割り込みアクノリッジ信号ａ９は、割り込み制御回
路６に接続されている。発振回路１０には、水晶振動子
１９が端子２２、２３を介して接続されており、システ
ムクロックａ１２はＲＯＭ３、ＲＡＭ４、ＲＡＭデータ
バッファ１８、ＣＰＵクロック制御回路５、割り込み制
御回路６、バス制御回路７、ＤＭＡ回路８、及びシリア
ル通信回路９に接続されている。
ロック出力ａ７は、ＣＰＵ２に接続されている。ＣＰＵ
２の割り込みアクノリッジ信号ａ９は、割り込み制御回
路６に接続されている。発振回路１０には、水晶振動子
１９が端子２２、２３を介して接続されており、システ
ムクロックａ１２はＲＯＭ３、ＲＡＭ４、ＲＡＭデータ
バッファ１８、ＣＰＵクロック制御回路５、割り込み制
御回路６、バス制御回路７、ＤＭＡ回路８、及びシリア
ル通信回路９に接続されている。
【００４４】本実施例と上記従来技術との主な相違点
は、本実施例においては、ＣＰＵ２とＲＡＭ４とが、内
部バス１１とは別のＲＡＭデータバス１７で接続されて
おり、ＲＡＭデータバス１７と内部バス１１とがＲＡＭ
データバッファを介して接続されている、という点であ
る。
は、本実施例においては、ＣＰＵ２とＲＡＭ４とが、内
部バス１１とは別のＲＡＭデータバス１７で接続されて
おり、ＲＡＭデータバス１７と内部バス１１とがＲＡＭ
データバッファを介して接続されている、という点であ
る。
【００４５】また、ＲＡＭ４のアドレスとして、ＣＰＵ
２が出力するアドレスバス１４と内部バス１１とをマル
チプレクサ１５で切り換えたアドレスバス１６を接続し
ている点である。
２が出力するアドレスバス１４と内部バス１１とをマル
チプレクサ１５で切り換えたアドレスバス１６を接続し
ている点である。
【００４６】次に図２のタイミングチャートと図３のフ
ローチャートを用いて、本実施例の受信時の動作の説明
を行なう。
ローチャートを用いて、本実施例の受信時の動作の説明
を行なう。
【００４７】ＣＰＵ２は、ＲＯＭ３に格納された命令に
従って、受信データが格納するＲＡＭ４の開始アドレ
ス、及び転送バイト数をＤＭＡ回路８に設定する（図３
のｒ１）。図２のタイミングチャートでは、開始アドレ
スをＳＡ１、転送バイト数をｎとしている。
従って、受信データが格納するＲＡＭ４の開始アドレ
ス、及び転送バイト数をＤＭＡ回路８に設定する（図３
のｒ１）。図２のタイミングチャートでは、開始アドレ
スをＳＡ１、転送バイト数をｎとしている。
【００４８】ＣＰＵ２によりシリアル通信回路９を受信
許可状態にした後、端子２１からシリアル入力ａ１が入
力されると、シリアル通信回路９は受信を開始する（図
３のｒ２）。
許可状態にした後、端子２１からシリアル入力ａ１が入
力されると、シリアル通信回路９は受信を開始する（図
３のｒ２）。
【００４９】シリアル受信が終了すると、シリアル通信
回路９は受信完了ａ３をＤＭＡ回路８に対して出力する
（図３のｒ３）。
回路９は受信完了ａ３をＤＭＡ回路８に対して出力する
（図３のｒ３）。
【００５０】これを受けて、ＤＭＡ回路８は、ＤＭＡリ
クエストａ５をバス制御回路７に出力する。バス制御回
路７では、内部バス１１のバスサイクルを調停し、ＤＭ
Ａバスサイクルを受け付けた時（図３のｒ４）に、ＤＭ
Ａアクノリッジａ６をＤＭＡ回路８に、ＣＰＵクロック
停止信号ａ１０を、ＣＰＵ２及びＣＰＵクロック制御回
路５に出力する。
クエストａ５をバス制御回路７に出力する。バス制御回
路７では、内部バス１１のバスサイクルを調停し、ＤＭ
Ａバスサイクルを受け付けた時（図３のｒ４）に、ＤＭ
Ａアクノリッジａ６をＤＭＡ回路８に、ＣＰＵクロック
停止信号ａ１０を、ＣＰＵ２及びＣＰＵクロック制御回
路５に出力する。
【００５１】ＣＰＵクロック制御回路５では、ＣＰＵク
ロック停止信号ａ１０によりＣＰＵ２に供給するＣＰＵ
クロックａ７を４クロックの間、停止させる。ＣＰＵ２
は、ＣＰＵクロック停止信号ａ１０がアクティブの間、
内部バス１１を、ＤＭＡアクノリッジａ６がアクティブ
の間、ＲＡＭデータバス１７を解放した状態で停止する
（図３のｒ５）。
ロック停止信号ａ１０によりＣＰＵ２に供給するＣＰＵ
クロックａ７を４クロックの間、停止させる。ＣＰＵ２
は、ＣＰＵクロック停止信号ａ１０がアクティブの間、
内部バス１１を、ＤＭＡアクノリッジａ６がアクティブ
の間、ＲＡＭデータバス１７を解放した状態で停止する
（図３のｒ５）。
【００５２】ＤＭＡ回路８は、内部バス１１とＲＡＭデ
ータバス１７が解放された期間（図２のＴ１〜Ｔ４参
照）に、これらのバスを用いてＲＡＭ４からシリアル通
信回路９へデータの転送を行なう。Ｔ１、及びＴ２の期
間、ＤＭＡ回路８は内部バス１１に予めＣＰＵによって
設定されているＲＡＭ４のアドレスＳＡ１を出力する
（図３のｒ６）。マルチプレクサ１５は、バス１１上の
アドレスＳＡ１をバッファリングし、Ｔ１の半ばから４
クロック間ＲＡＭアドレス１６にアドレスＳＡ１を出力
する。
ータバス１７が解放された期間（図２のＴ１〜Ｔ４参
照）に、これらのバスを用いてＲＡＭ４からシリアル通
信回路９へデータの転送を行なう。Ｔ１、及びＴ２の期
間、ＤＭＡ回路８は内部バス１１に予めＣＰＵによって
設定されているＲＡＭ４のアドレスＳＡ１を出力する
（図３のｒ６）。マルチプレクサ１５は、バス１１上の
アドレスＳＡ１をバッファリングし、Ｔ１の半ばから４
クロック間ＲＡＭアドレス１６にアドレスＳＡ１を出力
する。
【００５３】ＤＭＡ回路８は、Ｔ３、及びＴ４の期間に
ＤＭＡデータストローブａ４をシリアル通信回路９に出
力する。シリアル通信回路９は、この期間受信データＳ
Ｄ１を内部バス１１に出力する（図３のｒ７）。
ＤＭＡデータストローブａ４をシリアル通信回路９に出
力する。シリアル通信回路９は、この期間受信データＳ
Ｄ１を内部バス１１に出力する（図３のｒ７）。
【００５４】ＲＡＭデータバッファ１８は、内部バス１
１から受信データＳＤ１を引き取りＲＡＭデータバス１
７へ出力する。これにより、ＲＡＭ４のアドレスＳＡ１
へ受信データＳＤ１が書き込まれる（図３のｒ８）。
１から受信データＳＤ１を引き取りＲＡＭデータバス１
７へ出力する。これにより、ＲＡＭ４のアドレスＳＡ１
へ受信データＳＤ１が書き込まれる（図３のｒ８）。
【００５５】ＤＭＡ回路８では、次のＤＭＡ転送に備え
て、ＲＡＭのアドレスを１インクリメントし、転送回数
を示すカウンタを１デクリメントする。
て、ＲＡＭのアドレスを１インクリメントし、転送回数
を示すカウンタを１デクリメントする。
【００５６】これで１回のＤＭＡ転送は終了する。バス
制御回路７はＣＰＵクロック停止信号ａ１０をインアク
ティブとし、ＣＰＵクロック制御回路５はＣＰＵ２への
クロック供給を再開する（図３のｒ９）。
制御回路７はＣＰＵクロック停止信号ａ１０をインアク
ティブとし、ＣＰＵクロック制御回路５はＣＰＵ２への
クロック供給を再開する（図３のｒ９）。
【００５７】指定回数のＤＭＡ転送が終了していなけれ
ば、シリアル通信回路９は端子２１からのシリアル入力
ａ１を待ち、入力があればシリアル受信を開始する。以
降は、図３のｒ２からｒ１０を繰り返す。
ば、シリアル通信回路９は端子２１からのシリアル入力
ａ１を待ち、入力があればシリアル受信を開始する。以
降は、図３のｒ２からｒ１０を繰り返す。
【００５８】指定回数のＤＭＡ転送が終了する（図２で
はｎ回）と、ＤＭＡ回路８は、割り込み制御６に受信完
了割り込みａ１１を出力する（図３のｒ１１）。
はｎ回）と、ＤＭＡ回路８は、割り込み制御６に受信完
了割り込みａ１１を出力する（図３のｒ１１）。
【００５９】割り込み制御回路６は、ＣＰＵ２に割り込
みリクエストａ８を出力する。ＣＰＵ２は割り込みを受
け付けると、割り込みアクノリッジａ９を割り込み制御
回路６に出力する（図３のｒ１２）。
みリクエストａ８を出力する。ＣＰＵ２は割り込みを受
け付けると、割り込みアクノリッジａ９を割り込み制御
回路６に出力する（図３のｒ１２）。
【００６０】次に、図４のタイミングチャートと図５の
フローチャートを用いて、送信時の動作の説明を行な
う。
フローチャートを用いて、送信時の動作の説明を行な
う。
【００６１】ＣＰＵ２は、ＲＯＭ３に格納された命令に
従って、送信データが格納されているＲＡＭ４の開始ア
ドレス、及び転送バイト数をＤＭＡ回路８に設定する
（図５のｔ１）。図４のタイミングチャートでは、開始
アドレスをＳＡ１、転送バイト数をｎとしている。
従って、送信データが格納されているＲＡＭ４の開始ア
ドレス、及び転送バイト数をＤＭＡ回路８に設定する
（図５のｔ１）。図４のタイミングチャートでは、開始
アドレスをＳＡ１、転送バイト数をｎとしている。
【００６２】ＣＰＵ２による設定完了により、ＤＭＡ回
路８は、ＤＭＡリクエストａ５をバス制御回路７に出力
する。バス制御回路７では、内部バス１１のバスサイク
ルを調停しＤＭＡバスサイクルを受け付けた時（図５の
ｔ２）に、ＤＭＡアクノリッジａ６をＤＭＡ回路に、Ｃ
ＰＵクロック停止信号ａ１０をＣＰＵ２、及びＣＰＵク
ロック制御回路５に出力する。
路８は、ＤＭＡリクエストａ５をバス制御回路７に出力
する。バス制御回路７では、内部バス１１のバスサイク
ルを調停しＤＭＡバスサイクルを受け付けた時（図５の
ｔ２）に、ＤＭＡアクノリッジａ６をＤＭＡ回路に、Ｃ
ＰＵクロック停止信号ａ１０をＣＰＵ２、及びＣＰＵク
ロック制御回路５に出力する。
【００６３】ＣＰＵクロック制御回路５では、ＣＰＵク
ロック停止信号ａ１０によりＣＰＵ２に供給するＣＰＵ
クロックａ７を４クロック間停止させる。ＣＰＵ２は、
ＣＰＵクロック停止信号ａ１０がアクティブの間内部バ
ス１１を、ＤＭＡアクノリッジａ６がアクティブの間Ｒ
ＡＭデータバス１７を解放した状態で停止する（図５の
ｔ３）。
ロック停止信号ａ１０によりＣＰＵ２に供給するＣＰＵ
クロックａ７を４クロック間停止させる。ＣＰＵ２は、
ＣＰＵクロック停止信号ａ１０がアクティブの間内部バ
ス１１を、ＤＭＡアクノリッジａ６がアクティブの間Ｒ
ＡＭデータバス１７を解放した状態で停止する（図５の
ｔ３）。
【００６４】ＤＭＡ回路８は、内部バス１１とＲＡＭデ
ータバス１７が解放された期間（図４のＴ１〜Ｔ４）
に、これらのバスを用いてシリアル通信回路９からＲＡ
Ｍ４へデータの転送を行なう。Ｔ１、及びＴ２の期間、
ＤＭＡ回路８は内部バス１１に予めＣＰＵによって設定
されているＲＡＭ４のアドレスＳＡ１を出力する（図５
のｔ４）。マルチプレクサ１５は、バス１１上のアドレ
スＳＡ１をバッファリングし、Ｔ１の半ばから４クロッ
ク間ＲＡＭアドレス１６にアドレスＳＡ１を出力する。
ータバス１７が解放された期間（図４のＴ１〜Ｔ４）
に、これらのバスを用いてシリアル通信回路９からＲＡ
Ｍ４へデータの転送を行なう。Ｔ１、及びＴ２の期間、
ＤＭＡ回路８は内部バス１１に予めＣＰＵによって設定
されているＲＡＭ４のアドレスＳＡ１を出力する（図５
のｔ４）。マルチプレクサ１５は、バス１１上のアドレ
スＳＡ１をバッファリングし、Ｔ１の半ばから４クロッ
ク間ＲＡＭアドレス１６にアドレスＳＡ１を出力する。
【００６５】ＲＡＭ４は、アドレスＳＡ１の送信データ
ＳＤ１をＲＡＭデータバス１７に出力する。ＲＡＭデー
タバッファ１８は、Ｔ３、及びＴ４の期間ＲＡＭデータ
バス１７上の送信データＳＤ１を内部バス１１に出力す
る（図５のｔ５）。
ＳＤ１をＲＡＭデータバス１７に出力する。ＲＡＭデー
タバッファ１８は、Ｔ３、及びＴ４の期間ＲＡＭデータ
バス１７上の送信データＳＤ１を内部バス１１に出力す
る（図５のｔ５）。
【００６６】ＤＭＡ回路８は、Ｔ４の期間にＤＭＡデー
タストローブａ４をシリアル通信回路９に出力する。ま
た、次のＤＭＡ転送に備えてＲＡＭのアドレスを１イン
クリメントし、転送回数を示すカウンタを１デクリメン
トする。
タストローブａ４をシリアル通信回路９に出力する。ま
た、次のＤＭＡ転送に備えてＲＡＭのアドレスを１イン
クリメントし、転送回数を示すカウンタを１デクリメン
トする。
【００６７】シリアル通信回路９は、ＤＭＡデータスト
ローブａ４により、内部バス１１から送信データＳＤ１
を引き取る（図５のｔ６）。
ローブａ４により、内部バス１１から送信データＳＤ１
を引き取る（図５のｔ６）。
【００６８】これで１回のＤＭＡ転送は終了する。バス
制御回路７はＣＰＵクロック停止信号ａ１０をインアク
ティブとし、ＣＰＵクロック制御回路５はＣＰＵ２への
クロック供給を再開する（図５のｔ７）。
制御回路７はＣＰＵクロック停止信号ａ１０をインアク
ティブとし、ＣＰＵクロック制御回路５はＣＰＵ２への
クロック供給を再開する（図５のｔ７）。
【００６９】シリアル通信回路９は、引き取ったデータ
をシリアル出力ａ２として端子２０に出力する（図５の
ｔ８）。シリアル出力が終了すると、シリアル通信回路
９は送信完了ａ３をＤＭＡ回路８に対して出力する（図
５のｔ９）。
をシリアル出力ａ２として端子２０に出力する（図５の
ｔ８）。シリアル出力が終了すると、シリアル通信回路
９は送信完了ａ３をＤＭＡ回路８に対して出力する（図
５のｔ９）。
【００７０】ＤＭＡ回路８は、指定回数のＤＭＡ転送が
終了していなければ、バス制御回路７にＤＭＡリクエス
トａ５を出力する（図５のｔ１１）。以降、図５のｔ２
からｔ１０を繰り返す。
終了していなければ、バス制御回路７にＤＭＡリクエス
トａ５を出力する（図５のｔ１１）。以降、図５のｔ２
からｔ１０を繰り返す。
【００７１】指定回数のＤＭＡ転送が終了する（図４で
はｎ回）と、ＤＭＡ回路８は割り込み制御６に送信完了
割り込みａ１１を出力する（図５のｔ１２）。割り込み
制御回路６は、ＣＰＵ２に割り込みリクエストａ８を出
力する。ＣＰＵ２は割り込みを受け付けると、割り込み
アクノリッジａ９を割り込み制御回路６に出力する（図
５のｔ１３）。
はｎ回）と、ＤＭＡ回路８は割り込み制御６に送信完了
割り込みａ１１を出力する（図５のｔ１２）。割り込み
制御回路６は、ＣＰＵ２に割り込みリクエストａ８を出
力する。ＣＰＵ２は割り込みを受け付けると、割り込み
アクノリッジａ９を割り込み制御回路６に出力する（図
５のｔ１３）。
【００７２】次に、本発明の第２の実施例について図面
を参照して説明する。図６は本発明の第２の実施例に係
るＤＭＡ内蔵シングルチップマイクロコンピュータの要
部を示すブロック図である。前記第１の実施例との相違
点は、マイクロコンピュータ５０が、ＤＭＡの対象とな
る複数の周辺回路９１〜９９、及び複数の周辺回路９１
〜９９に対応したＤＭＡ回路８１を内蔵している点であ
る。
を参照して説明する。図６は本発明の第２の実施例に係
るＤＭＡ内蔵シングルチップマイクロコンピュータの要
部を示すブロック図である。前記第１の実施例との相違
点は、マイクロコンピュータ５０が、ＤＭＡの対象とな
る複数の周辺回路９１〜９９、及び複数の周辺回路９１
〜９９に対応したＤＭＡ回路８１を内蔵している点であ
る。
【００７３】周辺回路９１〜９９は、それぞれＤＭＡ回
路８にＤＭＡ要求信号ａ３１〜ａ３９を出力し、ＤＭＡ
回路８からＤＭＡストローブ信号ａ４１〜ａ４９を入力
している。また、それぞれ端子６１〜６９に信号ａ２１
〜ａ２９を出力し、端子７１〜７９から信号ａ５１〜ａ
５９を入力している。ここでの周辺回路とは、シリアル
通信回路を始め、パラレル通信回路、Ａ／Ｄコンバー
タ、Ｄ／Ａコンバータ等を指している。
路８にＤＭＡ要求信号ａ３１〜ａ３９を出力し、ＤＭＡ
回路８からＤＭＡストローブ信号ａ４１〜ａ４９を入力
している。また、それぞれ端子６１〜６９に信号ａ２１
〜ａ２９を出力し、端子７１〜７９から信号ａ５１〜ａ
５９を入力している。ここでの周辺回路とは、シリアル
通信回路を始め、パラレル通信回路、Ａ／Ｄコンバー
タ、Ｄ／Ａコンバータ等を指している。
【００７４】その他の構成は、前記第１の実施例と同様
とされているためその説明は省略する。
とされているためその説明は省略する。
【００７５】次に、本実施例の動作の説明を行なう。な
お、以下では前記第１の実施例の動作との相違点につい
てのみ行なう。
お、以下では前記第１の実施例の動作との相違点につい
てのみ行なう。
【００７６】ＣＰＵ２は、周辺回路９１〜９９のそれぞ
れに対して、ＲＡＭ４の開始アドレス、及び転送バイト
数をＤＭＡ回路８１に設定する。図６に示したＤＭＡ回
路８１は、複数の周辺回路９１〜９９からのＤＭＡ要求
信号ａ３１〜ａ３９を調停し、１つのＤＭＡ要求を受け
付ける。受け付けられなかったＤＭＡ要求は保留され、
次の調停の対象となる。ＤＭＡ回路８１は、受け付けた
周辺回路に対して実施形態１と同様にＲＡＭ４との間で
ＤＭＡ転送を行なう。
れに対して、ＲＡＭ４の開始アドレス、及び転送バイト
数をＤＭＡ回路８１に設定する。図６に示したＤＭＡ回
路８１は、複数の周辺回路９１〜９９からのＤＭＡ要求
信号ａ３１〜ａ３９を調停し、１つのＤＭＡ要求を受け
付ける。受け付けられなかったＤＭＡ要求は保留され、
次の調停の対象となる。ＤＭＡ回路８１は、受け付けた
周辺回路に対して実施形態１と同様にＲＡＭ４との間で
ＤＭＡ転送を行なう。
【００７７】例えば、ここで周辺回路９５が受け付けら
れたとする。ＤＭＡ回路８１は、バス制御回路７にＤＭ
Ａリクエストａ５を出力する。バス制御回路７がＤＭＡ
アクノリッジａ６を出力すると、ＤＭＡ回路８１は、周
辺回路９５に対応するＲＡＭアドレスを内部バス１１上
に出力する。周辺回路９５からＲＡＭ４へのＤＭＡ転送
の場合は、周辺回路９５にＤＭＡデータストローブａ４
５を出力し、周辺回路９５はバス１１上にデータを出力
する。
れたとする。ＤＭＡ回路８１は、バス制御回路７にＤＭ
Ａリクエストａ５を出力する。バス制御回路７がＤＭＡ
アクノリッジａ６を出力すると、ＤＭＡ回路８１は、周
辺回路９５に対応するＲＡＭアドレスを内部バス１１上
に出力する。周辺回路９５からＲＡＭ４へのＤＭＡ転送
の場合は、周辺回路９５にＤＭＡデータストローブａ４
５を出力し、周辺回路９５はバス１１上にデータを出力
する。
【００７８】ＲＡＭデータバッファ１８はバス１１上の
データをＲＡＭデータバス１７に出力し、ＲＡＭ４にデ
ータが書き込まれる。逆に、ＲＡＭ４から周辺回路９５
へのＤＭＡ転送の場合は、ＲＡＭデータバッファ１８が
ＲＡＭデータバス１７のデータをバス１１上に出力す
る。
データをＲＡＭデータバス１７に出力し、ＲＡＭ４にデ
ータが書き込まれる。逆に、ＲＡＭ４から周辺回路９５
へのＤＭＡ転送の場合は、ＲＡＭデータバッファ１８が
ＲＡＭデータバス１７のデータをバス１１上に出力す
る。
【００７９】ＤＭＡ回路８１は、周辺回路９５にＤＭＡ
データストローブａ４５を出力し、バス１１上のデータ
が周辺回路９５に書き込まれる。
データストローブａ４５を出力し、バス１１上のデータ
が周辺回路９５に書き込まれる。
【００８０】１回のＤＭＡ転送が終了すると、ＤＭＡ回
路８１は保留中のＤＭＡ要求を調停し、１つの要求を選
択する。以下、ＤＭＡ転送と調停を繰り返し、全てのＤ
ＭＡ要求に対するＤＭＡ転送を実行する。
路８１は保留中のＤＭＡ要求を調停し、１つの要求を選
択する。以下、ＤＭＡ転送と調停を繰り返し、全てのＤ
ＭＡ要求に対するＤＭＡ転送を実行する。
【００８１】
【発明の効果】以上説明したように、本発明のＤＭＡ内
蔵シングルチップマイクロコンピュータによれば、ＣＰ
Ｕから１クロックでアクセス可能なＲＡＭと各周辺回路
との間で、１回当たり例えば４クロックでデータのＤＭ
Ａ転送ができる。また、ＤＭＡ転送時には、ＣＰＵのク
ロックを停止することにより、ＣＰＵで消費する電力を
低減するという効果も奏する。
蔵シングルチップマイクロコンピュータによれば、ＣＰ
Ｕから１クロックでアクセス可能なＲＡＭと各周辺回路
との間で、１回当たり例えば４クロックでデータのＤＭ
Ａ転送ができる。また、ＤＭＡ転送時には、ＣＰＵのク
ロックを停止することにより、ＣＰＵで消費する電力を
低減するという効果も奏する。
【００８２】上記従来技術のマイクロコンピュータで
は、ＤＭＡ転送の開始時から一連のＤＭＡ転送が終了
し、ＣＰＵ用水晶振動子が安定するまでＣＰＵが停止す
るので、本発明と上記従来技術との間における、ＣＰＵ
の処理能力の差は歴然としている。
は、ＤＭＡ転送の開始時から一連のＤＭＡ転送が終了
し、ＣＰＵ用水晶振動子が安定するまでＣＰＵが停止す
るので、本発明と上記従来技術との間における、ＣＰＵ
の処理能力の差は歴然としている。
【００８３】また、ＤＭＡ回路を持たないマイクロコン
ピュータと比較すると、以下のようになる。ＤＭＡ回路
を持たないマイクロコンピュータでは、周辺回路とＲＡ
Ｍの間でのデータ転送は、割り込みを利用することにな
る。割り込みで処理する場合は、割り込み処理ルーチン
への分岐や割り込みルーチンからの復帰、及び汎用レジ
スタの退避／復帰を含めて、周辺回路とＲＡＭの間でデ
ータ転送を行なうには最低でも２０クロック程度は必要
となるのが一般的である。
ピュータと比較すると、以下のようになる。ＤＭＡ回路
を持たないマイクロコンピュータでは、周辺回路とＲＡ
Ｍの間でのデータ転送は、割り込みを利用することにな
る。割り込みで処理する場合は、割り込み処理ルーチン
への分岐や割り込みルーチンからの復帰、及び汎用レジ
スタの退避／復帰を含めて、周辺回路とＲＡＭの間でデ
ータ転送を行なうには最低でも２０クロック程度は必要
となるのが一般的である。
【００８４】一方、本発明のマイクロコンピュータで
は、例えばクロックで１回のＤＭＡ転送が行なえるの
で、ＤＭＡ回路を持たないマイクロコンピュータのおよ
そ５倍の速度のデータ転送能力がある。特に、組み込み
制御向けのマイクロコンピュータのように、多数の周辺
回路を内蔵し、ＲＡＭとの間での頻繁にデータ転送を行
なう場合に、本発明のマイクロコンピュータは極めて有
効である。
は、例えばクロックで１回のＤＭＡ転送が行なえるの
で、ＤＭＡ回路を持たないマイクロコンピュータのおよ
そ５倍の速度のデータ転送能力がある。特に、組み込み
制御向けのマイクロコンピュータのように、多数の周辺
回路を内蔵し、ＲＡＭとの間での頻繁にデータ転送を行
なう場合に、本発明のマイクロコンピュータは極めて有
効である。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＭＡ内蔵シング
ルチップマイクロコンピュータの構成を示すブロック図
である。
ルチップマイクロコンピュータの構成を示すブロック図
である。
【図２】本発明の第１の実施例におけるシリアル受信時
のＤＭＡ転送を説明するためのタイミングチャートであ
る。
のＤＭＡ転送を説明するためのタイミングチャートであ
る。
【図３】本発明の第１の実施例におけるシリアル受信時
のＤＭＡ転送を説明するためのフローチャートである。
のＤＭＡ転送を説明するためのフローチャートである。
【図４】本発明の第１の実施例におけるシリアル送信時
のＤＭＡ転送を説明するためのタイミングチャートであ
る。
のＤＭＡ転送を説明するためのタイミングチャートであ
る。
【図５】本発明の第１の実施例におけるシリアル送信時
のＤＭＡ転送を説明するためのフローチャートである。
のＤＭＡ転送を説明するためのフローチャートである。
【図６】本発明の第２の実施例に係るＤＭＡ内蔵シング
ルチップマイクロコンピュータの構成を示すブロック図
である。
ルチップマイクロコンピュータの構成を示すブロック図
である。
【図７】従来ＤＭＡ内蔵シングルチップマイクロコンピ
ュータの形態の構成を示すブロック図である。
ュータの形態の構成を示すブロック図である。
１、５０、１０１ シングルチップマイクロコンピュー
タ ２ ＣＰＵ ３ ＲＯＭ ４、１０２ ＲＡＭ ５ ＣＰＵクロック制御回路 ６ 割り込み制御回路 ７、１０５ バス制御回路 ８、８１、１０６ ＤＭＡ回路 ９、１０７ シリアル通信回路 １０、１１０ 発振回路 １１ 内部バス １２ ＲＯＭアドレスバス １３ ＲＯＭデータバス １４、１６ ＲＡＭアドレスバス １５ マルチプレクサ １７ ＲＡＭデータバス １８ ＲＡＭデータバッファ １９、１１２、１１３ 水晶振動子 ２０〜２３、６１〜６９、７１〜７９ 端子 ９１〜９９ 周辺回路 １０３ ＣＰＵクロック発振制御回路 １０４ インタラプト制御回路 １０８ フラグ判定回路 １０９ 変復調回路 １１４ コイル
タ ２ ＣＰＵ ３ ＲＯＭ ４、１０２ ＲＡＭ ５ ＣＰＵクロック制御回路 ６ 割り込み制御回路 ７、１０５ バス制御回路 ８、８１、１０６ ＤＭＡ回路 ９、１０７ シリアル通信回路 １０、１１０ 発振回路 １１ 内部バス １２ ＲＯＭアドレスバス １３ ＲＯＭデータバス １４、１６ ＲＡＭアドレスバス １５ マルチプレクサ １７ ＲＡＭデータバス １８ ＲＡＭデータバッファ １９、１１２、１１３ 水晶振動子 ２０〜２３、６１〜６９、７１〜７９ 端子 ９１〜９９ 周辺回路 １０３ ＣＰＵクロック発振制御回路 １０４ インタラプト制御回路 １０８ フラグ判定回路 １０９ 変復調回路 １１４ コイル
Claims (4)
- 【請求項１】ＣＰＵと、データのアクセスが行われるメ
モリとの間を、前記ＣＰＵと周辺装置との間を接続する
内部バスとは別のバスにて接続する構成とし、 前記メモリへのアドレス入力は、前記ＣＰＵのアドレス
バス出力と前記内部バスのいずれか一方が選択されて供
給され、前記メモリと前記ＣＰＵのデータバスは前記内
部バスとバッファ手段を介して接続され、 ＤＭＡ転送時、前記内部バスを介して前記メモリがアク
セスされることを特徴とするＤＭＡ内蔵シングルチップ
マイクロコンピュータ。 - 【請求項２】中央演算処理手段と、 命令を格納するＲＯＭと、 データを格納するＲＡＭと、 周辺回路と、 ダイレクトメモリアクセス回路と、 バス制御回路と、 割り込み制御回路と、 前記中央演算処理手段用のクロック制御回路と、 発振回路と、 前記中央演算処理手段、前記周辺回路、前記ダイレクト
メモリアクセス回路、前記バス制御回路、前記割り込み
制御回路、及び前記クロック制御回路を接続する内部バ
スと、 前記中央演算処理手段が前記ＲＯＭに出力するＲＯＭア
ドレスバスと、 前記ＲＯＭが前記中央演算処理手段に出力するＲＯＭデ
ータバスと、 前記中央演算処理手段が前記ＲＡＭに出力するＲＡＭア
ドレスバスと、 前記中央演算処理手段と前記ＲＡＭを接続するＲＡＭデ
ータバスと、 前記中央演算処理手段が出力するＲＡＭアドレスと前記
内部バスとのいずれか一方を選択するＲＡＭアドレス選
択手段と、 前記ＲＡＭデータバスと内部バスをデータバッファを介
して接続する手段と、 を備え、 前記内部バスを介して、前記ＲＡＭと前記周辺回路との
間でダイレクトメモリアクセス転送を行なう、 ことを特徴とするシングルチップマイクロコンピュー
タ。 - 【請求項３】前記中央演算処理手段用のクロック制御回
路が、ダイレクトメモリアクセス転送中に前記中央演算
処理手段へ供給するクロックを停止させる、ことを特徴
とする請求項２記載のシングルチップマイクロコンピュ
ータ。 - 【請求項４】前記中央演算処理手段は、前記ＲＡＭアド
レスバス、前記ＲＡＭアドレス選択手段、及び前記ＲＡ
Ｍデータバスを介して、前記ＲＡＭを１クロックでアク
セスする、ことを特徴とする請求項２記載のシングルチ
ップマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188286A JP2822986B2 (ja) | 1996-06-28 | 1996-06-28 | Ｄｍａ内蔵シングルチップマイクロコンピュータ |
| US08/883,312 US5958025A (en) | 1996-06-28 | 1997-06-26 | Direct memory access (DMA) via separate bus utilizing a buffer for connecting the bus to the memory during DMA mode and disconnecting it otherwise |
| KR1019970027583A KR100255683B1 (ko) | 1996-06-28 | 1997-06-26 | 직접메모리접근(dma)모드를갖는단일칩컴퓨터시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188286A JP2822986B2 (ja) | 1996-06-28 | 1996-06-28 | Ｄｍａ内蔵シングルチップマイクロコンピュータ |
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|---|---|
| JPH1021184A JPH1021184A (ja) | 1998-01-23 |
| JP2822986B2 true JP2822986B2 (ja) | 1998-11-11 |
Family
ID=16220982
Family Applications (1)
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| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
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| US9128925B2 (en) | 2012-04-24 | 2015-09-08 | Freescale Semiconductor, Inc. | System and method for direct memory access buffer utilization by setting DMA controller with plurality of arbitration weights associated with different DMA engines |
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| US4122520A (en) * | 1977-05-23 | 1978-10-24 | General Electric Company | Microcomputer controller and direct memory access apparatus therefor |
| IT1206331B (it) * | 1983-10-25 | 1989-04-14 | Honeywell Inf Systems | Architettura di sistema di elaborazione dati. |
| US4975832A (en) * | 1987-06-25 | 1990-12-04 | Teac Corporation | Microcomputer system with dual DMA mode transmissions |
| JPH02130662A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | 情報処理システム |
| US4935868A (en) * | 1988-11-28 | 1990-06-19 | Ncr Corporation | Multiple port bus interface controller with slave bus |
| JPH0776893B2 (ja) * | 1989-03-17 | 1995-08-16 | セイコー電子工業株式会社 | 低消費電力携帯情報器 |
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| JP3385811B2 (ja) * | 1994-07-20 | 2003-03-10 | セイコーエプソン株式会社 | 半導体装置、マイクロコンピュータおよび電子機器 |
-
1996
- 1996-06-28 JP JP8188286A patent/JP2822986B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-26 KR KR1019970027583A patent/KR100255683B1/ko not_active IP Right Cessation
- 1997-06-26 US US08/883,312 patent/US5958025A/en not_active Expired - Lifetime
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|---|---|
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| KR100255683B1 (ko) | 2000-05-01 |
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