JPH02130662A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 直接メモリアクセスによってデータの転送を行なう情報
処理システムに関し、 処理手段の処理効率を向上させることを目的とし、 処理手段に接続された第１バスと、直接メモリアクセス
手段に接続された第２バスと、直接メモリアクセス手段
による第２バスの使用状態に応じて第１バスと第２バス
との接続状態を制御するバス分割手段とを備えるように
構成する。

〔産業上の利用分野〕

本発明は、情報処理システムに関し、特に、直接メモリ
アクセス（ＤＭＡ）コントローラによりデータの転送を
行なうようにした情報処理システムに関するものである
。

〔従来の技術〕

例えばディスク装置などとメモリとの間で大量のデータ
を授受する場合に、ＤＭＡコントローラを介してメモリ
に直接データを転送することにより、中央処理装置（Ｃ
ＰＵ）の負担を軽くしてデ−夕を高速に転送することが
できる。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、ＤＭＡ転送中
はＤＭＡコントローラがバスの使用権を有している。こ
のため、ＣＰＵはバスを使用する処理を行なうことがで
きないので、ＣＰＵの処理効率が悪いという問題点があ
った。

本発明は、このような点にかんがみて創作されたもので
あり、処理効率を向上するようにした情報処理システム
を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の情報処理システムの原理ブロック図
である。

図において、第１バス１５１は、処理手段１０１に接続
されている。

第２バス１５２は、直接メモリアクセス手段１０２に接
続されている。

バス分割手段１３１は、直接メモリアクセス手段１０２
による第２バス１５２の使用状態に応じて、第１バス１
５１と第２バス１５２との接続状態を制御する。

〔作　用〕

直接メモリアクセス手段１０２は第２バス１５２を介し
てデータを転送する。このとき、バス分割手段１３１に
より第１バス１５１と第２バス１５２との接続状態が制
御され、第１バス１５１と第２バス１５２とは切り離さ
れた状態となる。

本発明にあっては、直接メモリアクセス手段１０２によ
り第２バスを用いたデータ転送が行なわれる際には、第
１バス１５１と第２バス１５２とを２つの独立したバス
となるように分割する。従って、処理手段１０１は第１
バス１５１を用いた処理を行なうことができるので、処
理手段１０１の処理効率を向上させることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における情報処理システム
の構成を示す。

■　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

処理手段１０１は、ＣＰＵ２０１に相当する。

直接メモリアクセス手段１０２は、ＤＭＡコントローラ
２０２に相当する。

バス分割手段１３１は、バス制御回路２３１゜双方向バ
ッファ２３２，２３３に相当する。

第１バス１５１は、アドレスバス２５１ａ、データバス
２５２ａに相当する。

第２バス１５２は、アドレスバス２５１ｂ、データバス
２５２ｂに相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１−１」ｌ引（社）１戊 第２図において、実施例による情報処理システムは、Ｃ
ＰＵ２０１と、外部装置（図示せず）との間の通信を行
なう通信ＬＳＩ２０６と、通信ＬＳＩ２０６からのデー
タを直接ＲＡＭ部２４３に転送するＤＭＡコントローラ
２０２と、ＣＰＵ２０１およびＤＭＡコントローラ２０
２との間でバスの使用権を調停するバス制御回路２３１
と、双方向バッファ２３２．２３３と、ＲＯＭ部２４１
と、ＲＡＭ部２４２とで構成されている。

ＣＰＵ２０１とＲＯＭ部２４１．ＲＡＭ部２４２とは、
アドレスバス２５１ａおよびデータバス２５２ａを介し
て互いに接続されている。また、ＤＭＡコントローラ２
０２と通信ＬＳＩ２０．６とＲＡＭ部２４３とは、アド
レスバス２５１ｂおよびデータバス２５２ｂを介して互
いに接続されている。

双方向バッファ２３２はアドレスバス２５１ａからアド
レスバス２５１ｂにアドレスを伝達しており、双方向バ
ッファ２３３はデータバス２５２ａおよびデータバス２
５２ｂを介したデータの授受を媒介している。

ＣＰＵ２０１およびＤＭＡコントローラ２０２から出力
されるバスリクエスト信号は、それぞれバス制御回路２
３１に供給されている。

ＤＭＡコントローラ２０２は、ＤＭＡ転送の終了を知ら
せる割り込み信号を出力してＣＰＵ２０１に供給してい
る。

また、バス制御回路２３１から出力されるイネーブル信
号Ｓ　ａｎは、双方向バッファ２３２，２３３の制御端
子Ｇに導入されている。また、アドレスバス方向制御信
号Ｓ４□は双方向バッファ２３２の制御端子りに導入さ
れており、データバス方向制御信号Ｓ。は双方向バッフ
ァ２３３の制′４１ｒＪ端子りに導入されている。

ｊ　　　　μバッフ　の 第３図は、双方向バッファ２３２，２３３の詳細構成図
である。

図において、双方向バッファ２３２は、２Ｘｎ個のトラ
イステートバッファ２３６１．２３６ｇ。

・・・、２３６ｚ−と、２つのアンドゲート２３４ａ、
２３４ｂと、２つのインバータ２３５：ａ、２３５ｂと
で構成されている。

トライステートバッファ２３６．．２３６□は対になっ
ており、アドレスバス２５１ａ、２５１ｂの信号線の何
れか１本に対応している。

トライステートバッファ２３６１の入力端子どトライス
テートバッファ２３６ｔの出力端子との接続点は、アド
レスバス２５１ａの対応する信号線に接続されている。

また、トライステートバッファ２３６１の出力端子とト
ライステートバッフ１２３６、の入力端子との接続点は
、アドレスバス２５１ｂの対応する信号線に接続されて
いる。

双方向バッファ２３２の制御端子Ｇはインバータ２３５
ａを介した後、アンドゲート２３４ａの入力端子の、一
方とアンドゲート２３４ｂの入力端子の一方とに接続さ
れている。アンドゲート２３４ａの入力端子の他方は双
方向バッファ２３２の制御端子りに接続されている。ま
た、双方向バッファ２３２の制御端子りは、インバータ
２３５ｂを介してアントゲ−）２３４ｂの入力端子の他
方に接続されている。

アンドゲート２３４ａの出力端子は、トライステートバ
ッフ７２３６１の制御端子Ｓに接続されている。また、
アンドゲート２３４ｂの出力端子は、トライステートバ
ッファ２３６ｔの制御端子Ｓに接続されている。

トライステートバッファ２３６１．２３６□は、それぞ
れの制御端子Ｓにｌ”′が入力されたときにバッファと
して動作し、“０′のときは出力端子がハイインピーダ
ンスとなるように動作する。

同様にして、他のトライステートバッファ２３６１．・
・・、２３６！−は２つずつの対となり、それぞれアド
レスバス２５１ａおよびアドレスバス２５１ｂの各信号
線に対応して接続されている。

このような双方向バッファ２３２は、市販されているト
ライステートバストランシーバを複数個用いて構成する
ことができる。

双方向バッファ２３３は、双方向バッファ２３２と同様
に構成されており、トライステートバッファの各対は、
データバス２５２ａおよびデータバス２５２ｂのｍ本の
信号線のそれぞれに対応している。

■−ｍ列１作 例えば、通信ＬＳＩ２０６が外部装置との通信によって
得たデータをＲＡＭ部２４３に転送しようとする場合、
ＤＭＡコントローラ２０２はバスリクエスト信号を出力
することにより、バスの使用権を要求する。

バス制御回路２３１による使用権の調停の結果、ＤＭＡ
コントローラ２０２にバスの使用権が与えられた場合は
、バス制御回路２３１によりイネーブル信号Ｓ、、１と
して１”が出力される。

双方向バッファ２３２の制御端子Ｇに“１　”が入力さ
れる・と、アントゲ−）２３４ａ、２３４ｂの出ノｊは
ともに°″０”となるので、トライステートバッファ２
３６．、　　・・・、２３６□７の出力端子は全てハイ
インピーダンス状態となる。従って、アドレスバス２５
１ａとアドレスバス２５１ｂとは切り離された状態とな
る。

同様に、双方向バッファ２３３０制御端子Ｇに１′″が
入力されると、データバス２５２ａとデータバス２５２
ｂとは切り離された状態となる。

ＤＭＡコントローラ２０２は、このようにして切り離さ
れたアドレスバス２５１ｂとデータバス２５２ｂとを用
いて、データのＤＭＡ転送を行なう。一方、このデータ
の転送と並行して、ＣＰＵ２０１はアドレスバス２５１
ａとデータバス２５２ａとを用いて、ＲＯＭ部２４１あ
るいはＲＡＭ部２４２をアクセスすることが可能となる
。

一方、ＣＰＵ２０１にバスの使用権が与えられた場合は
、ＣＰＵ２０１のアクセス先に基づいてバス制御回路２
３１によりイネーブル信号Ｓ　ａｒｔとアドレス方向制
御信号Ｓ。とが生成される。また、データの書き込み動
作であるかデータの読み出し動作であるかに基づいて、
バス制御回路２３１によりデータ方向制御信号Ｓ。が生
成される。

例えばＣＰＵ２０１がＲＡＭ部２４３にデータの書き込
みを行なう場合は、バス制御回路２３１はアドレス方向
制御信号Ｓｄｍおよびデータ方向制御信号Ｓ。として１
′°を出力し、イネーブル信号Ｓ、、、として０”′を
出力する。

この場合は、双方向バッファ２３２のアントゲ−ト２３
４　ａの出力は“１°゛となり、アドレスバス２５１ａ
からアドレスバス２５１ｂに向かう方向のバッファ動作
がを効となる。また、同様にして、データバス２５２ａ
からデータバス２５２ｂに向かう方向のバッファ動作が
有効となるので、ＣＰＵ２０１はＲＡＭ部２４３にデー
タの書き込みを行なうことができる。

また、ＣＰＵ２０１がＲＯＭ部２４１をアクセスする場
合は、バス制御回路２３１はイネーブル信号Ｓ　１ｌｆ
ｉとして１”を出力する。これにより、アドレスバス２
５１ａ、２５１ｂの間およびデータバス２５２ａ、２５
２ｂの間は切り離され、ＣＰＵ２０１は、アドレスバス
２５１ａおよびデータバス２５２ａを介してＲＯＭ部２
４１との間でデータの授受を行なう。

■　・ｔ　１の　とめ 上述したように、バス制御回路２３１はＤＭＡコントロ
ーラ２０２がＤＭＡ転送を行なうときに、イネーブル信
号Ｓ、、、を１°”として出力する。これにより、双方
向バッファ２３２および双方向バッファ２３３の全ての
トライステートバッファの出力端子がハイインピーダン
スとなるので・、アドレスバス２５１ａ、２５１ｂの間
およびデータバス２５２ａ、２５２ｂの間が切り離され
た状態となる。

このようにして、双方向バッファ２３２，２３３の動作
によりバスが分割され、アドレスバス２５１ａ、データ
バス２５２ａによって１つの独立したバスが構成され、
また、アドレスバス２５１ｂ、データバス２５２ｂによ
ってもう１つの独立したバスが構成される。

これにより、ＣＰＵ２０１はＤＭＡコントローラ２０２
によるＤＭＡ転送中でも、アドレスバス２５１ａとデー
タバス２５２ａとを用いた処理を行なうことができるの
で、ＣＰＵ２０１の処理効率が向上する。

Ｖ　きＩＩの序イＵ、 なお、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、直接メモリアクセス
手段が第２バスを使用するときに、バス分割手段により
第１バスと第２バスとを切り離すことにより、ＣＰＵは
第１バスを用いた処理を行なうことができ、ＣＰＵの処
理効率が向上するので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の情報処理システムの原理ブロック図、 第２図は本発明の一実施例による情報処理システムの構
成ブロック図、 第３図は双方向バッファの詳細構成図である。 ２５１はアドレスバス、 ２５２はデータバスである。 図において、 １０１は処理手段、 １０２は直接メモリアクセス手段、 １３１はバス分割手段、 １５１は第１バス、 １５２は第２バス、 ２０１はＣＰＵ。 ２０２はＤＭＡコントローラ、 ２０６は通信ＬＳＩ、 ２３１はバス制御回路、 ２３２．２３３は双方向バッファ、 ２３４はアンドゲート、 ２３５はインバータ、 ２３６はトライステートバッファ、 ２４１はＲＯＭ部、 ２４２．２３４はＲＡＭ部、

Claims (1)

【特許請求の範囲】
1. （１）処理手段（１０１）に接続された第１バス（１５
   １）と、 直接メモリアクセス手段（１０２）に接続された第２バ
   ス（１５２）と、 前記直接メモリアクセス手段（１０２）による前記第２
   バス（１５２）の使用状態に応じて、前記第１バス（１
   ５１）と前記第２バス（１５２）との接続状態を制御す
   るバス分割手段（１３１）と、 を備えるように構成したことを特徴とする情報処理シス
   テム。